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参数资料
| 型号： | SI5338P-A-GM |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 43/44页 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN I2C BUS PROG 24QFN |
| 标准包装： | 490 |
| 系列： | MultiSynth™ |
| 类型： | * |
| PLL： | 是 |
| 输入： | CML，HCSL，HSCL，LVDS，LVPECL，晶体 |
| 输出： | CMOS，HCSL. HSTL. LVDS. LVPECL. SSTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:4 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 350MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 1.71 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-VFQFN 裸露焊盘 |
| 供应商设备封装： | 24-QFN（4x4） |
| 包装： | 托盘 |
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Si5338
8
Rev. 1.3
Table 6. Input and Output Clock Characteristics
(VDD = 1.8 V –5% to +10%, 2.5 V ±10%, or 3.3 V ±10%, TA = –40 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Units
Input Clock (AC Coupled Differential Input Clocks on Pins IN1/2, IN5/6)1
Frequency
fIN
5—
710
MHz
Differential Voltage
Swing
VPP
710 MHz input
0.4
—
2.4
VPP
Rise/Fall Time2
tR/tF
20%–80%
—
1.0
ns
Duty Cycle
DC
< 1 ns tr/tf
40
—
60
%
Duty Cycle
DC
(PLL bypass)3
< 1 ns tr/tf
45
—
55
%
Input Impedance1
RIN
10
—
k
Input Capacitance
CIN
—3.5
—
pF
Input Clock (DC-Coupled Single-Ended Input Clock on Pins IN3/4)
Frequency
fIN
CMOS
5
—
200
MHz
Input Voltage
VI
–0.1
—
3.73
V
Input Voltage Swing
200 MHz
0.8
—
VDD+10%
Vpp
Rise/Fall Time4
tR/tF
10%–90%
—
4
ns
Rise/Fall Time4
tR/tF
20%–80%
—
2.3
ns
Duty Cycle5
DC
< 4 ns tr/tf
40
—
60
%
Input Capacitance
CIN
—2.0
—
pF
Output Clocks (Differential)
Frequency6
fOUT
LVPECL, LVDS,
CML
0.16
—
350
MHz
367
—
473.33
MHz
550
—
710
MHz
HCSL
0.16
—
250
MHz
Notes:
1. Use an external 100
resistor to provide load termination for a differential clock. See Figure 3.
2. For best jitter performance, keep the midpoint differential input slew rate on pins 1,2,5,6 faster than 0.3 V/ns.
3. Minimum input frequency in clock buffer mode (PLL bypass) is 5 MHz. Operation to 1 MHz is also supported in buffer
mode, but loss-of-signal (LOS) status is not functional.
4. For best jitter performance, keep the mid point input single ended slew rate on pins 3 or 4 faster than 1 V/ns.
5. Not in PLL bypass mode.
6. Only two unique frequencies above 350 MHz can be simultaneously output, Fvco/4 and Fvco/6. See "3.3. Synthesis
7. CML output format requires ac-coupling of the differential outputs to a differential 100
load at the receiver.
8. Includes effect of internal series 22
resistor.
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PDF描述 |
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参数描述 |
|---|---|
| SI5338P-A-GMR | 功能描述:时钟发生器及支持产品 I2C Program Clk Gen 0.16-350MHz 4Clk In RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
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