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参数资料
| 型号： | SI5338P-A-GM |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 44/44页 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN I2C BUS PROG 24QFN |
| 标准包装： | 490 |
| 系列： | MultiSynth™ |
| 类型： | * |
| PLL： | 是 |
| 输入： | CML，HCSL，HSCL，LVDS，LVPECL，晶体 |
| 输出： | CMOS，HCSL. HSTL. LVDS. LVPECL. SSTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:4 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 350MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 1.71 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-VFQFN 裸露焊盘 |
| 供应商设备封装： | 24-QFN（4x4） |
| 包装： | 托盘 |
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Si5338
Rev. 1.3
9
LVPECL Output
Voltage
VOC
common mode
—
VDDO–
1.45 V
—V
VSEPP
peak-to-peak sin-
gle-ended swing
0.55
0.8
0.96
VPP
LVDS Output Voltage
(2.5/3.3 V)
VOC
common mode
1.125
1.2
1.275
V
VSEPP
Peak-to-Peak
Single-Ended
Swing
0.25
0.35
0.45
VPP
LVDS Output
Voltage (1.8 V)
VOC
Common Mode
0.8
0.875
0.95
V
VSEPP
Peak-to-Peak
Single-Ended
Swing
0.25
0.35
0.45
VPP
HCSL Output Voltage
VOC
Common Mode
0.35
0.375
0.400
V
VSEPP
Peak-to-Peak
Single-Ended
Swing
0.575
0.725
0.85
VPP
CML Output Voltage
VOC
Common Mode
—
See Note 7
—V
VSEPP
Peak-to-Peak
Single-Ended
Swing
0.67
0.860
1.07
VPP
Rise/Fall Time
tR/tF
20%–80%
—
450
ps
Duty Cycle5
DC
45
—
55
%
Output Clocks (Single-Ended)
Frequency
fOUT
CMOS
0.16
—
200
MHz
SSTL, HSTL
0.16
—
350
MHz
CMOS 20%–80%
Rise/Fall Time
tR/tF
2 pF load
—
0.45
0.85
ns
CMOS 20%–80%
Rise/Fall Time
tR/tF
15 pF load
—
2.0
ns
Table 6. Input and Output Clock Characteristics (Continued)
(VDD = 1.8 V –5% to +10%, 2.5 V ±10%, or 3.3 V ±10%, TA = –40 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Units
Notes:
1. Use an external 100
resistor to provide load termination for a differential clock. See Figure 3.
2. For best jitter performance, keep the midpoint differential input slew rate on pins 1,2,5,6 faster than 0.3 V/ns.
3. Minimum input frequency in clock buffer mode (PLL bypass) is 5 MHz. Operation to 1 MHz is also supported in buffer
mode, but loss-of-signal (LOS) status is not functional.
4. For best jitter performance, keep the mid point input single ended slew rate on pins 3 or 4 faster than 1 V/ns.
5. Not in PLL bypass mode.
6. Only two unique frequencies above 350 MHz can be simultaneously output, Fvco/4 and Fvco/6. See "3.3. Synthesis
Stages" on page 18.
7. CML output format requires ac-coupling of the differential outputs to a differential 100
load at the receiver.
8. Includes effect of internal series 22
resistor.
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PDF描述 |
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参数描述 |
|---|---|
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