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参数资料
| 型号： | SPEAR300-2 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 333 MHz, RISC MICROCONTROLLER, PBGA289 |
| 封装： | 15 X 15 MM, 1.70 MM HEIGHT, 0.80 MM PITCH, ROHS COMPLIANT, LFBGA-289 |
| 文件页数： | 75/83页 |
| 文件大小： | 1027K |
| 代理商： | SPEAR300-2 |
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SPEAr300
Timing requirements
Doc ID 16324 Rev 2
77/83
Figure 43.
SPI master mode external timing (clock phase = 0)
6.7.2
SPI master mode timings (clock phase = 1)
Table 47.
Timing requirements for SPI master mode (clock phase = 1)
No.
Parameters
Min
Max
Unit
4
tsu(DIV-
CLKL)
Setup time, MISO (input)
valid before SSP_CLK
(output) falling edge
Clock
polarity = 0
-0.411
-0.342
ns
5
tsu(DIV-
CLKH)
Setup time, MISO (input)
valid before SSP_CLK
(output) rising edge
Clock
polarity = 1
-0.411
-0.342
ns
6
th(CLKL-
DIV)
Hold time, MISO (input)
valid after SSP_CLK
(output) falling edge
Clock
polarity = 0
0.912
1.720
ns
7
th(CLKH-
DIV)
Hold time, MISO (input)
valid after SSP_CLK
(output) rising edge
Clock
polarity = 1
0.912
1.720
ns
Table 48.
Switching characteristics over recommended operating conditions for
SPI master mode (clock phase = 1 )
No.
Parameters
Min
Max
Unit
8
td(CLKH-
DOV)
Delay time, SSP_CLK
(output) rising edge to
MOSI (output) transition
Clock
Polarity = 0
-3.138
2.175
ns
9
td(CLKL-
DOV)
Delay time, SSP_CLK
(output) falling edge to
MOSI (output) transition
Clock
Polarity = 1
-3.138
2.175
ns
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PDF描述 |
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