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参数资料
| 型号： | SSTUB32S868DHLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 4/20页 |
| 文件大小： | 0K |
| 描述： | IC REGIST BUFF 25BIT DDR2 176BGA |
| 产品变化通告： | Product Discontinuation 09/Dec/2011 |
| 标准包装： | 208 |
| 逻辑类型： | DDR2 的寄存缓冲器 |
| 电源电压： | 1.7 V ~ 1.9 V |
| 位数： | 25 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 176-TFBGA |
| 供应商设备封装： | 176-CABGA（6x15） |
| 包装： | 托盘 |
12
ICSSSTUB32S868D
Advance Information
08/14/06
Register Timing
If the data is clocked in on the n clock pulse, the QERR# output signal will be generated on the n + 2 clock pulse and it will be valid on
the n + 3 clock pulse. If an error occurs and the QERR# output is driven low, it stays low for a minimum of two clock cycles or until
RST# is driven low.
CK
Dn, DODTn,
DCKEn
RST#
tsu
th
tsu
th
tpdm,tpdmss
CK to Q
CSGEN
DCS0#
CK#
Qn, QODTn,
QCKEn
PAR_IN
nn + 1
n + 2
n + 3
n + 4
QERR#
tPHL or tPLH
CK to QERR#
Unknown input
event
H or L
Output signal is dependent on
the prior unknown input event
DCS1#
Data to QERR# Latency
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PDF描述 |
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