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参数资料
型号： ST72F324BLJ4TAE
厂商： STMICROELECTRONICS
元件分类： 微控制器/微处理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP44
封装： 10 X10 MM, LEAD FREE, LQFP-44
文件页数： 29/197页
文件大小： 2960K
代理商： ST72F324BLJ4TAE
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On-chip peripherals
ST72324BLxx-Auto
124/197
10.5.7
SCI registers
Status register (SCISR)
SCISR
Reset value: 1100 0000 (C0h)
7
654
32
10
TDRE
TC
RDRF
IDLE
OR
NF
FE
PE
RRR
RR
R
Table 46.
SCISR register description
Bit
Bit name
Function
7TDRE
Transmit data register empty
This bit is set by hardware when the content of the TDR register has
been transferred into the shift register. An interrupt is generated if the
TIE bit = 1 in the SCICR2 register. It is cleared by a software
sequence (an access to the SCISR register followed by a write to the
SCIDR register).
0: Data is not transferred to the shift register
1: Data is transferred to the shift register
Note: Data are not transferred to the shift register unless the TDRE
bit is cleared.
6TC
Transmission complete
This bit is set by hardware when transmission of a frame containing
data is complete. An interrupt is generated if TCIE = 1 in the SCICR2
register. It is cleared by a software sequence (an access to the
SCISR register followed by a write to the SCIDR register).
0: Transmission is not complete
1: Transmission is complete
Note: TC is not set after the transmission of a preamble or a break.
5
RDRF
Received data ready flag
This bit is set by hardware when the content of the RDR register has
been transferred to the SCIDR register. An interrupt is generated if
RIE = 1 in the SCICR2 register. It is cleared by a software sequence
(an access to the SCISR register followed by a read to the SCIDR
register).
0: Data are not received
1: Received data are ready to be read
4IDLE
Idle line detect
This bit is set by hardware when an idle line is detected. An interrupt
is generated if the ILIE = 1 in the SCICR2 register. It is cleared by a
software sequence (an access to the SCISR register followed by a
read to the SCIDR register).
0: No idle line is detected
1: Idle line is detected
Note: The IDLE bit is not set again until the RDRF bit is set (i.e. a
new idle line occurs).
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