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参数资料
| 型号： | ST72F345N4H6 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PBGA56 |
| 封装： | 6 X 6 MM, LEAD FREE, TFBGA-56 |
| 文件页数： | 121/190页 |
| 文件大小： | 3666K |
| 代理商： | ST72F345N4H6 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页当前第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页
ST72340, ST72344, ST72345
36/190
SYSTEM INTEGRITY MANAGEMENT (Cont’d)
7.5.3 Low Power Modes
7.5.3.1 Interrupts
The PDVD interrupt event generates an interrupt if
the corresponding PDVDIE Bit is set and the inter-
rupt mask in the CC register is reset (RIM instruc-
tion).
7.5.4 Register Description
SYSTEM INTEGRITY (SI) CONTROL/STATUS
REGISTER (SICSR)
Read/Write
Reset Value: 000x 000x (xxh)
Bit 7 = Reserved, must be kept cleared.
Bit 6 = PDVDIE Voltage Detector interrupt enable
This bit is set and cleared by software. It enables
an interrupt to be generated when the PDVDF flag
goes from 0 to 1. The pending interrupt information
is automatically cleared when software enters the
PDVD interrupt routine.
0: PDVD interrupt disabled
1: PDVD interrupt enabled
Bit 5 = PDVDF Voltage Detector flag
This read-only bit is set and cleared by hardware.
If the PDVDIE bit is set, an interrupt request is
generated when the PDVDF bit goes from 0 to 1.
Refer to Figure 21 and to Section 7.5.2 for addi-
tional details.
0: VDD over VIT+(PDVD) threshold
1: VDD under VIT-(PDVD) threshold
Bit 4 = LVDRF LVD reset flag
This bit indicates that the last Reset was generat-
ed by the LVD block. It is set by hardware (LVD re-
set) and cleared by software (writing zero). See
WDGRF flag description for more details. When
the LVD is disabled by OPTION BYTE, the LVDRF
bit value is undefined.
Bit 3 = LOCKED PLL Locked Flag
This bit is set and cleared by hardware. It is set au-
tomatically when the PLL reaches its operating fre-
quency.
0: PLL not locked
1: PLL locked
Bits 2:1 = Reserved, must be kept cleared.
Bit 0 = WDGRF Watchdog reset flag
This bit indicates that the last Reset was generat-
ed by the Watchdog peripheral. It is set by hard-
ware (watchdog reset) and cleared by software
(writing zero) or an LVD Reset (to ensure a stable
cleared state of the WDGRF flag when CPU
starts).
Combined with the LVDRF flag information, the
flag description is given by the following table.
Application notes
The LVDRF flag is not cleared when another RE-
SET type occurs (external or watchdog), the
LVDRF flag remains set to keep trace of the origi-
nal failure.
In this case, a watchdog reset can be detected by
software while an external reset can not.
CAUTION: When the LVD is not activated with the
associated option byte, the WDGRF flag can not
be used in the application.
Mode
Description
WAIT
No effect on SI. PDVD interrupts cause the
device to exit from Wait mode.
HALT
The SICSR register is frozen.
Interrupt Event
Event
Flag
Enable
Control
Bit
Exit
from
Wait
Exit
from
Halt
PDVD event
PDVDF PDVDIE
Yes
No
70
0
PDVD
IE
PD-
VDF
LVD
RF
LOC
KED
00
WDG
RF
RESET Sources
LVDRF
WDGRF
External RESET pin
0
Watchdog
0
1
LVD
1
X
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