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参数资料
| 型号： | ST7PLUSA5B6 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PDIP8 |
| 封装： | 0.300 INCH, ROHS COMPLIANT, PLASTIC, DIP-8 |
| 文件页数： | 19/136页 |
| 文件大小： | 1705K |
| 代理商： | ST7PLUSA5B6 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页当前第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页
Obsolete
Product(s)
- Obsolete
Product(s)
Obsolete
Product(s)
- Obsolete
Product(s)
ST7LITEUS2, ST7LITEUS5
Electrical characteristics
115/136
Figure 62.
RESET pin protection when LVD is disabled
12.10
ADC characteristics
Subject to general operating condition for VDD, fOSC, and TA unless otherwise specified.
0.01
μF
EXTERNAL
RESET
CIRCUIT
USER
Required
ST7XXX
PULSE
GENERATOR
Filter
RON
VDD
INTERNAL
RESET
WATCHDOG
ILLEGAL OPCODE 5)
Table 66.
10-bit ADC characteristics
Symbol
Parameter
Conditions
Min
Typ(1)
1.
Unless otherwise specified, typical data are based on TA=25°C and VDD-VSS=5 V. They are given only as
design guidelines and are not tested.
Max
Unit
fADC
ADC clock frequency(2)
2.
The maximum ADC clock frequency allowed within VDD = 2.4 to 2.7 V operating range is 1 MHz.
4MHz
VAIN
Conversion voltage range(3)
3.
When VDDA and VSSA pins are not available on the pinout, the ADC refers to VDD and VSS.
VSSA
VDDA
V
RAIN
External input resistor
VDD = 5 V, fADC=4 MHz
8(4)
4.
Any added external serial resistor will downgrade the ADC accuracy (especially for resistance greater than
10k
Ω). Data based on characterization results, not tested in production.
k
Ω
VDD = 3.3 V,
fADC=4 MHz
2.7 V
≤ V
DD ≤5.5 V,
fADC=2 MHz
2.4 V
≤ V
DD ≤2.7 V,
fADC=1 MHz
CADC
Internal sample and hold
capacitor
3pF
tSTAB
Stabilization time after ADC
enable
fCPU=8 MHz,
fADC=4 MHz
0(5)
5.
The stabilization time of the A/D converter is masked by the first tLOAD. The first conversion after the
enable is then always valid.
μs
tADC
Conversion time
(Sample+Hold)
3.5
- Sample capacitor loading
time
- Hold conversion time
4
10
1/fADC
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