参数资料
| 型号： | SX8723CWLTDT |
| 厂商： | Semtech |
| 文件页数： | 2/67页 |
| 文件大小： | 0K |
| 描述： | IC DAS ADC 16BIT I2C/SRL |
| 标准包装： | 1 |
| 系列： | ZoomingADC™ |
| 类型： | 数据采集系统（DAS） |
| 输入类型： | 差分 |
| 输出类型： | 数字 |
| 接口： | I²C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 12-WFDFN 裸露焊盘 |
| 供应商设备封装： | 12-MLPD-EP（4x4） |
| 包装： | 标准包装 |
| 其它名称： | SX8723CWLTDTDKR |
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www.semtech.com/products/
Page 10
ADVANCED COMMUNICATIONS & SENSING
DATASHEET
SX8723C
ZoomingADC for sensing data acquisition
Revision 1.01
January 2011
Semtech
2.1.2 I2C interface timings
(1)
All timings specifications are referred to VILmin and VIHmax voltage levels defined for the SCL and SDA pins.
(2)
The digital interface is reset if the SCL is low more than tSCLTO duration. This is the default mode at startup. The timeout can be disabled by
register setting.
(3)
A Fast-mode I2C-bus device can be used in a Standard-mode I2C-bus system.
(4)
The device internally provides a hold time of at least 300 ns for the SDA signal (referred to the VIHmin of the SCL signal) to bridge the
undefined region of the falling edge of SCL.
(5)
Cb = total capacitance of one bus line in pF. If mixed with Hs-mode devices, faster fall-times according to Table 6 are allowed.
Table 6.
Digital interface
Parameter
Symbol
STANDARD-MODE
FAST-MODE
Unit
Min
Typ
Max
Min
Typ
Max
I2C TIMING SPECIFICATIONS Note 1
SCL clock frequency
fSCL
0
100
0
400
kHz
SCL timeout ( optional mode ) Note 2
tSCLTO
35
ms
SCL Low Pulsewidth
tL
4.7
1.3
μs
SCL High Pulsewidth
tH
4.0
0.6
μs
Start Condition Hold Time
tSCH
0.6
μs
Data Setup Time
tDS
250
100
ns
Data Hold Time
tDH
0
3.45
0
0.9
μs
Setup Time for Repeated Start
tRSU
4.7
0.6
μs
Stop Condition Setup Time
tPSU
4.0
0.6
μs
Bus Free Time between a STOP
Condition and a START Condition
tBF
4.7
1.3
μs
Pulsewidth of Spike Suppressed
tSUP
100
ns
Capacitive load for each bus line
CB
400
pF
Noise margin at the LOW level for each
connected device (including
hysteresis)
VnL
0.1VBATT
V
Noise margin at the HIGH level for each
connected device (including
hysteresis)
VnH
0.2VBATT
V
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