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参数资料
| 型号： | TMDXEVM5515 |
| 厂商： | Texas Instruments |
| 文件页数： | 120/159页 |
| 文件大小： | 0K |
| 描述： | EVAL MODULE DSP FOR C55XX |
| 标准包装： | 1 |
| 类型： | DSP |
| 适用于相关产品： | TMS320C55x 系列 |
| 所含物品： | 板，线缆，CD，电源 |
| 产品目录页面： | 718 (CN2011-ZH PDF) |
| 其它名称： | 296-25753 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页当前第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页
SPRS645F – AUGUST 2010 – REVISED OCTOBER 2013
5.14.2 I2S Electrical Data/Timing
MASTER
SLAVE
NO.
CV DD = 1.05 V
CV DD = 1.3 V
CV DD = 1.05 V
CV DD = 1.3 V
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
MIN
MAX
1
t c(CLK)
Cycle time, I2S_CLK
40 or
2P (1) (2)
40 or
2P (1) (2)
40 or 2P
(1) (2)
40 or 2P
(1) (2)
ns
2
3
7
8
9
10
t w(CLKH)
t w(CLKL)
t su(RXV-CLKH)
t su(RXV-CLKL)
t h(CLKH-RXV)
t h(CLKL-RXV)
t su(FSV-CLKH)
t su(FSV-CLKL)
t h(CLKH-FSV)
t h(CLKL-FSV)
Pulse duration, I2S_CLK high
Pulse duration, I2S_CLK low
Setup time, I2S_RX valid before I2S CLK high
(CLKPOL = 0)
Setup time, I2S_RX valid before I2S_CLK low
(CLKPOL = 1)
Hold time, I2S_RX valid after I2S_CLK high
(CLKPOL = 0)
Hold time, I2S_RX valid after I2S_CLK low
(CLKPOL = 1)
Setup time, I2S_FS valid before I2S_CLK high
(CLKPOL = 0)
Setup time, I2S_FS valid before I2S_CLK low
(CLKPOL = 1)
Hold time, I2S_FS valid after I2S_CLK high
(CLKPOL = 0)
Hold time, I2S_FS valid after I2S_CLK low
(CLKPOL = 1)
20
20
5
5
3
3
–
–
–
–
20
20
5
5
3
3
–
–
–
–
20
20
5
5
3
3
15
15
t w(CLKH) + 0.6 (3)
t w(CLKL) + 0.6 (3)
20
20
5
5
3
3
15
15
t w(CLKH) + 0.6 (3)
t w(CLKL) + 0.6 (3)
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
(1)
(2)
(3)
P = SYSCLK period in ns. For example, when the CPU core is clocked at 100 MHz, use P = 10 ns.
Use whichever value is greater.
In Slave Mode, I2S_FS is required to be latched on both edges of I2S input clock (I2S_CLK).
120
Peripheral Information and Electrical Specifications
Product Folder Links: TMS320C5515
Copyright ? 2010–2013, Texas Instruments Incorporated
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PDF描述 |
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参数描述 |
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