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参数资料
| 型号： | TMS320DM648ZUT9 |
| 厂商： | Texas Instruments |
| 文件页数： | 3/190页 |
| 文件大小： | 0K |
| 描述： | IC DGTL MEDIA PROC 529-FCBGA |
| 标准包装： | 84 |
| 系列： | TMS320DM64x, DaVinci™ |
| 类型： | 定点 |
| 接口： | 主机接口，I²C，McASP，PCI，SPI，UART |
| 时钟速率： | 900MHz |
| 非易失内存： | ROM（64 kB） |
| 芯片上RAM： | 576kB |
| 电压 - 输入/输出： | 1.8V，3.3V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 529-BFBGA，FCBGA |
| 供应商设备封装： | 529-FCBGA（19x19） |
| 包装： | 托盘 |
| 产品目录页面： | 715 (CN2011-ZH PDF) |
| 配用： | 296-23122-ND - PLATFORM DEV DGTL VIDEO DM648 |
| 其它名称： | 296-26858-5 TMS320DM648ZUT9-ND |
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SPRS372H – MAY 2007 – REVISED APRIL 2012
6.9
DDR2 Memory Controller
The 32-bit DDR2 memory controller bus of the device is used to interface to JESD79D-2A standard-
compliant DDR2 SDRAM devices. The DDR2 external bus interfaces only to DDR2 SDRAM devices; it
does not share the bus with any other types of peripherals. The decoupling of DDR2 memories from other
devices simplifies board design and provides I/O concurrency from a second external memory interface,
EMIFA.
The internal data bus clock frequency and DDR2 bus clock frequency directly affect the maximum
throughput of the DDR2 bus. The data rate of the DDR2 bus is equal to the CLKIN2 frequency multiplied
by 20. The internal data bus clock frequency of the DDR2 memory controller is fixed at a divide-by-three
ratio of the CPU frequency. The maximum DDR2 throughput is determined by the smaller of the two bus
frequencies. For example, if the internal data bus frequency is 300 MHz (CPU frequency is 900 MHz) and
the DDR2 data rate is 533 MHz (266 MHz clock rate as CLKIN2 frequency is 26.6 MHz), the maximum
data rate achievable by the DDR2 memory controller is 2.13 Gbytes/sec.
6.9.1
DDR2 Memory Controller Device-Specific Information
The approach to specifying interface timing for the DDR2 memory bus is different than on other interfaces
such as EMIF and HPI. For these other interfaces, the device timing was specified in terms of data
manual specifications and I/O buffer information specification (IBIS) models.
For the DDR2 memory bus, the approach is to specify compatible DDR2 devices and provide the printed
circuit board (PCB) solution and guidelines directly to the user. Texas Instruments (TI) has performed the
simulation and system characterization to be sure all DDR2 interface timings in this solution are met.
The ODT[1:0] pins of the memory controller must be left unconnected. The ODT pins on the DDR2
memory device(s) must be connected to ground.
The DDR2 memory controller on the device supports the following memory topologies:
A 32-bit wide configuration interfacing to two 16-bit wide DDR2 SDRAM devices.
A 16-bit wide configuration interfacing to a single 16-bit wide DDR2 SDRAM device.
A race condition may exist when certain masters write data to the DDR2 memory controller. For example,
if master A passes a software message via a buffer in external memory and does not wait for indication
that the write completes, when master B attempts to read the software message, then the master B read
may bypass the master A write and, thus, master B may read stale data and, therefore, receive an
incorrect message.
Some master peripherals (e.g., EDMA3 transfer controllers) will always wait for the write to complete
before signaling an interrupt to the system, thus avoiding this race condition. For masters that do not have
hardware specification of write-read ordering, it may be necessary to specify data ordering via software.
If master A does not wait for indication that a write is complete, it must perform the following workaround:
1. Perform the required write.
2. Perform a dummy write to the DDR2 memory controller module ID and revision register.
3. Perform a dummy read to the DDR2 memory controller module ID and revision register.
4. Indicate to master B that the data is ready to be read after completion of the read in step 3. The
completion of the read in step 3 ensures that the previous write was done.
The master peripherals that need to implement this workaround are HPI, PCI, and VLYNQ.
100
Peripheral Information and Electrical Specifications
Copyright 2007–2012, Texas Instruments Incorporated
Product Folder Link(s): TMS320DM647 TMS320DM648
相关PDF资料 |
PDF描述 |
|---|---|
| EPM7512BBC256-10 | IC MAX 7000 CPLD 512 256-BGA |
| GNT424ABG | PWR SUP UNIV IMP 24VDC 16.7ADC |
| VE-2VT-CY-F4 | CONVERTER MOD DC/DC 6.5V 50W |
| GEM08DRSH | CONN EDGECARD 16POS DIP .156 SLD |
| RS-053.3D | CONV DC/DC 2W 4.5-9VIN +/-3.3V |
相关代理商/技术参数 |
参数描述 |
|---|---|
| TMS320DM648ZUTA6 | 功能描述:数字信号处理器和控制器 - DSP, DSC Digital Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| TMS320DM648ZUTA8 | 功能描述:数字信号处理器和控制器 - DSP, DSC Digital Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| TMS320DM648ZUTD1 | 功能描述:数字信号处理器和控制器 - DSP, DSC Digital Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| TMS320DM648ZUTD7 | 功能描述:数字信号处理器和控制器 - DSP, DSC Digital Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| TMS320DM648ZUTD9 | 功能描述:数字信号处理器和控制器 - DSP, DSC Digital Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
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