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参数资料
| 型号： | TSC21020F-20SBSC |
| 英文描述： | IC CYCLONE III FPGA 40K 484UBGA |
| 中文描述： | 数字信号处理器| 32位|的CMOS | RAD数据通信硬| QFL | 256PIN |陶瓷 |
| 文件页数： | 38/51页 |
| 文件大小： | 763K |
| 代理商： | TSC21020F-20SBSC |
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38
TSC21020F
4153F
–
AERO
–
06/03
Figure 11.
Memory Write
t
DWHA
Address, Select Hold
after xWR Deasserted
(2)
1
1 + DT/16
ns
t
HDWH
Data Hold after xWR
Deasserted
(2)
0
DT/16
ns
t
DAP
xPAGE Delay from
Address, Select
1
ns
t
DCKWL
CLKIN High to xWR
Low
16
26
16 + DT/4
26 + DT/4
ns
t
WWR
xWR High to xWR or xRD
Low
17
17 +
7DT/16
ns
t
DDWR
Data Disable before
xWR or xRD Low
13
13 + 3DT/8
ns
t
WDE
xWR Low to Data Enabled
0
DT/16
ns
Notes:
1. DT = t
C
- 50 ns
2. See "System Hold Time Calculation" in "Test Conditions" section for calculating hold
times given capacitive and DC loads.
x = PM or DM; Address = PMA23-0, DMA31-0; Data = PMD47-0, DMD39-0; Select
= PMS1-0, DMS3-0; guaranteed by design.
Parameter
20 MHz
Frequency
Dependency
(1)
Unit
Min
Max
Min
Max
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PDF描述 |
|---|---|
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参数描述 |
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