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参数资料
| 型号： | UPSD3212AV-24T6T |
| 厂商： | 意法半导体 |
| 英文描述： | Flash Programmable System Devices with 8032 MCU with USB and Programmable Logic |
| 中文描述： | 闪存可编程系统设备与8032具有USB和可编程逻辑控制器 |
| 文件页数： | 142/163页 |
| 文件大小： | 2844K |
| 代理商： | UPSD3212AV-24T6T |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页当前第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页
uPSD3212A, uPSD3212C, uPSD3212CV
142/163
Figure 72. External Data Memory READ Cycle
Table 118. External Clock Drive (with the 5V MCU Module)
Note: 1. Conditions (in addition to those in
Table 109., page 133
, V
CC
= 4.5 to 5.5V): V
SS
= 0V; C
L
for Port 0, ALE and PSEN output is 100pF;
C
L
for other outputs is 80pF
Table 119. External Clock Drive (with the 3V MCU Module)
Note: 1. Conditions (in addition to those in
Table 110., page 133
, V
CC
= 3.0 to 3.6V): V
SS
= 0V; C
L
for Port 0, ALE and PSEN output is 100pF,
for 5V devices, and 50pF for 3V devices; C
L
for other outputs is 80pF, for 5V devices, and 50pF for 3V devices)
Symbol
Parameter
(1)
40MHz Oscillator
Variable Oscillator
1/t
CLCL
= 24 to 40MHz
Unit
Min
Max
Min
Max
t
RLRH
Oscillator period
25
41.7
ns
t
WLWH
High time
10
t
CLCL
– t
CLCX
ns
t
LLAX2
Low time
10
t
CLCL
– t
CLCX
ns
t
RHDX
Rise time
10
ns
t
RHDX
Fall time
10
ns
Symbol
Parameter
(1)
24MHz Oscillator
Variable Oscillator
1/t
CLCL
= 8 to 24MHz
Unit
Min
Max
Min
Max
t
RLRH
Oscillator period
41.7
125
ns
t
WLWH
High time
12
t
CLCL
– t
CLCX
ns
t
LLAX2
Low time
12
t
CLCL
– t
CLCX
ns
t
RHDX
Rise time
12
ns
t
RHDX
Fall time
12
ns
PORT 2
PORT 0
ALE
RD
PSEN
P2.0 to P2.3 or A8-A11 from DPH
A8-A11 from PCH
tAVDV
tRLDV
tLLWL
tRLRH
tAVLL
tLLDV
tLHLL
tRLAZ
DATA IN
A0-A7 from PCL
INSTR IN
A0-A7 from
RI or DPL
tLLAX2
tAVWL
tRHDZ
tWHLH
AI07088
tRHDX
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