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参数资料
| 型号： | uPSD3212CV |
| 厂商： | 意法半导体 |
| 英文描述： | Flash Programmable System Devices with 8032 Microcontroller Core and 16Kbit SRAM(带8032微控制器内核和16Kbit SRAM的FLASH可编程系统器件) |
| 中文描述： | 闪存可编程系统设备与8032微控制器内核和16Kbit的SRAM（带8032微控制器内核和16Kbit SRAM的的闪存可编程系统器件） |
| 文件页数： | 74/151页 |
| 文件大小： | 1194K |
| 代理商： | UPSD3212CV |
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uPSD3212C, uPSD3212CV
74/151
I
2
C INTERFACE
The serial port supports the twin line I
2
C-bus, con-
sisting of a data line (SDA1), and a clock line
(SCL1) as shown in Figure 38. Depending on the
configuration, the SDA1 and SCL1 lines may re-
quire pull-up resistors.
These lines also function as I/O port lines if the I
2
C
bus is not enabled.
The system is unique because data transport,
clock generation, address recognition, and bus
control arbitration are all controlled by hardware.
The I
2
C serial I/O has complete autonomy in byte
handling and operates in 4 modes.
Master transmitter
Master receiver
■
■
■
Slave transmitter
Slave receiver
These functions are controlled by the SFRs (see
Tables 50, 51, and Table 52, page 75):
–
S2CON: the control of byte handling and the
operation of 4 mode.
–
S2STA: the contents of its register may also
be used as a vector to various service
routines.
–
S2DAT: data shift register.
–
S2ADR: slave address register. Slave
address recognition is performed by On-Chip
H/W.
■
Figure 38. Block Diagram of the I
2
C Bus Serial I/O
AI07430
SCL1
SDA1
Bus Clock Generator
Arbitration and Sync. Logic
Shift Register
Status Register
7
0
Slave Address
7
0
Control Register
7
0
7
0
I
相关PDF资料 |
PDF描述 |
|---|---|
| uPSD3212 | Flash Programmable System Device with 8032 Microcontroller Core(嵌入高速“8032微控制器核”的Flash型可编程系统器件) |
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相关代理商/技术参数 |
参数描述 |
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