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参数资料
| 型号： | V2DIP1-48 |
| 厂商： | FTDI, Future Technology Devices International Ltd |
| 文件页数： | 14/25页 |
| 文件大小： | 0K |
| 描述： | MOD VINCULUM-II DEV 1 PORT 48DIP |
| 标准包装： | 5 |
| 系列： | Vinculum-II |
| 主要目的： | 接口，USB 2.0 主机/控制器 |
| 嵌入式： | 是，ASIC |
| 已用 IC / 零件： | VNC2-48Q |
| 主要属性： | 单路 A 型连接器，UART / 并行 FIFO / SPI 接口 |
| 次要属性： | 第二个 USB 端口可通过引脚使用，交通 LED |
| 已供物品： | 板 |
| 产品目录页面： | 634 (CN2011-ZH PDF) |
| 相关产品： | 768-1052-ND - MOD VINCULUM-II DEBUGGR/PROGRAMR |
| 其它名称： | 768-1057 |
Document Reference No.: FT_000236
V2DIP1-48 VNC2-48 Development Module Datasheet Version 1.01
Clearance No.: FTDI# 153
`
3.7.2 Timing Diagram – Asynchronous FIFO Mode Read and Write Cycle
When in Asynchronous FIFO interface mode, the timing of a read and write operation on the FIFO
Figure 3.4 – Asynchronous FIFO Mode Read and Write Cycle.
Time
t1
t2
t3
t4
t5
t6
t7
t8
t9
t10
t11
Description
RD# inactive to RXF#
RXF# inactive after RD# cycle
RD# to Data
RD# active pulse width
RD# active after RXF#
WR# active to TXE# inactive
TXE# inactive after WR# cycle
DATA to TXE# active setup time
DATA hold time after WR# inactive
WR# active pulse width
WR# active after TXE#
Min
1
100
1
30
0
1
100
5
5
30
0
Max
14
-
14
-
-
14
-
-
-
-
-
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Table 3.8 - Asynchronous FIFO Mode Read Cycle Timing
In asynchronous mode an external device can control data transfer driving FIFO_WR# and FIFO_RD#
inputs. In contrast to synchronous mode, in asynchronous mode the 245 FIFO module generates the
output enable EN# signal. EN# signal is effectively the read signal RD#.
Current byte is available to be read when FIFO_RD# goes low. When FIFO_RD# goes high, FIFO_RXF#
output will also go high. It will only become low again when there is another byte to read.
When FIFO_WR# goes low FIFO_TXE# flag will always go high. FIFO_TXE# goes low again only when
there is still space for data to be written in to the module.
Copyright ? 2010 Future Technology Devices International Limited
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PDF描述 |
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参数描述 |
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