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参数资料
| 型号： | V826632K24S |
| 厂商： | Mosel Vitelic, Corp. |
| 英文描述： | 2.5 VOLT 32M x 64 HIGH PERFORMANCE UNBUFFERED DDR SDRAM MODULE |
| 中文描述： | 2.5伏32M的高性能× 64 DDR SDRAM内存模块缓冲 |
| 文件页数： | 14/14页 |
| 文件大小： | 126K |
| 代理商： | V826632K24S |
MOSEL VITELIC
V826632K24S
9
V826632K24S Rev.1.0 April 2002
DDR SDRAM Module IDD Spec Table
AC Characteristics (AC operating conditions unless otherwise noted)
Symbol
B1(DDR266@CL=2)
B0(DDR266@CL=2.5)
A1(DDR200@CL=2)
Unit
typical
worst
typical
worst
typical
worst
IDD0
720
760
720
760
640
680
mA
IDD1
1120
1200
1120
1200
1000
1080
mA
IDD2P
168
200
168
200
152
184
mA
IDD2F
320
360
320
360
280
320
mA
IDD2Q
240
280
240
280
216
256
mA
IDD3P
200
240
200
240
160
200
mA
IDD3N
320
360
320
360
240
280
mA
IDD4R
1200
1320
1200
1320
1000
1120
mA
IDD4W
1080
1200
1080
1200
840
960
mA
IDD5
1560
1640
1560
1640
1140
1520
mA
IDD6
Normal
16
mA
Low power
888888
mA
IDD7
2080
2240
2080
2240
2000
2200
mA
Parameter
Symbol
(PC266A)
(PC266B)
(PC200)
Unit
Note
Min
Max
Min
Max
Min
Max
Row Cycle Time
tRC
65
-
65
-
70
-
ns
Auto Refresh Row Cycle Time
tRFC
75
-
75
-
80
-
ns
Row Active Time
tRAS
45
120K
45
120K
50
120K
ns
Row Address to Column Address Delay
tRCD
20
-
20
-
20
-
ns
Row Active to Row Active Delay
tRRD
15
-
15
-
15
-
ns
Column Address to Column Address Delay
tCCD
1
-
1
-
1
-
CLK
Row Precharge Time
tRP
20
-
20
-
20
-
ns
Write Recovery Time
tWR
15
-
15
-
15
-
ns
Last Data-In to Read Command
tDRL
1
-
1
-
1
-
CLK
Auto Precharge Write Recovery + Precharge
Time
tDAL
35
-
35
-
35
-
ns
System Clock Cycle Time
CAS Latency = 2.5
tCK
7
12
7.5
12
8
12
ns
CAS Latency = 2
7.5
12
10
12
10
12
ns
Clock High Level Width
tCH
0.45
0.55
0.45
0.55
0.45
0.55
CLK
Clock Low Level Width
tCL
0.45
0.55
0.45
0.55
0.45
0.55
CLK
Data-Out edge to Clock edge Skew
tAC
-0.75
0.75
-0.75
0.75
-0.8
0.8
ns
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