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参数资料
| 型号： | W9812G21H-6I |
| 厂商： | WINBOND ELECTRONICS CORP |
| 元件分类： | DRAM |
| 英文描述： | 4M X 32 SYNCHRONOUS DRAM, 5 ns, PDSO86 |
| 封装： | 0.400 INCH, ROHS COMPLIANT, TSOP2-86 |
| 文件页数： | 8/36页 |
| 文件大小： | 1422K |
| 代理商： | W9812G21H-6I |
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W9812G2IH
Publication Release Date:Nov. 06, 2008
- 16 -
Revision A01
9.5 AC Characteristics and Operating Condition
(VDD = 3.3V
± 0.3V, TA = 0 to 70°C for -6C/-6/-75, TA = -40 to 85°C for -6I) (Notes: 5, 6)
-6C
-6/-6I
-75
PARAMETER
SYM.
MIN.
MAX.
MIN.
MAX.
MIN.
MAX.
UNIT NOTES
Ref/Active to Ref/Active Command Period
tRC
48
60
65
Active to precharge Command Period
tRAS
42
100000
42
100000
45
100000
nS
Active to Read/Write Command Delay Time
tRCD
16
18
20
Read/Write(a) to Read/Write(b) Command
Period
tCCD
1
tCK
Precharge to Active Command Period
tRP
16
18
20
nS
Active(a) to Active(b) Command Period
tRRD
12
15
CL* = 2
2
Write Recovery Time
CL* = 3
tWR
2
tCK
CL* = 2
10
1000
10
1000
10
1000
CLK Cycle Time
CL* = 3
tCK
6
1000
6
1000
7.5
1000
CLK High Level width
tCH
2
2.5
8
CLK Low Level width
tCL
2
2.5
8
CL* = 2
6
Access Time from CLK
CL* = 3
tAC
4.5
5
5.4
9
CL* = 2
3
Output Data Hold Time
CL* = 3
tOH
2
9
CL* = 2
6
Output Data High Impedance
Time
CL* = 3
tHZ
4.5
5
5.4
7
Output Data Low Impedance Time
tLZ
0
9
Power Down Mode Entry Time
tSB
0
6
0
6
0
7.5
nS
Transition Time of CLK (Rise and Fall)
tT
1
Data-in Set-up Time
tDS
1.5
8
Data-in Hold Time
tDH
0.8
1.0
8
Address Set-up Time
tAS
1.5
8
Address Hold Time
tAH
0.8
1.0
8
CKE Set-up Time
tCKS
1.5
8
CKE Hold Time
tCKH
0.8
1.0
8
Command Set-up Time
tCMS
1.5
8
Command Hold Time
tCMH
0.8
1.0
8
Refresh Time
tREF
64
mS
Mode register Set Cycle Time
tRSC
2
tCK
Exit self refresh to ACTIVE command
tXSR
72
75
nS
*CL = CAS Latency
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