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参数资料
| 型号： | WBLXT9785EHC.D0 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, HQFP -208 |
| 文件页数： | 26/222页 |
| 文件大小： | 3158K |
| 代理商： | WBLXT9785EHC.D0 |
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Page 121
Cortina Systems LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
LXT9785/LXT9785E
Datasheet
249241, Revision 11.0
16 April 2007
4.3 Media Independent
Interface (MII) Interfaces
Duplex status change.
Link status change.
Isolate status change.
4.3.10
Global Hardware Control Interface
The LXT9785/LXT9785E provides a Hardware Control Interface for applications where
the MDIO is not desired. Refer to Section 4.5, Initialization, on page 123 for additional
details.
4.3.11
FIFO Initial Fill Values
The FIFO initial fill value sets the number of bits required to be written into the FIFO before
the process of reading the packet out of the FIFO is started. The read operation is aligned
on nibble boundaries because the FIFO is one nibble wide. The read clock on the RMII
and SMII interfaces may occur any time within the next available nibble. Therefore, the
effective size of the FIFO is one nibble less than the selected size.
Large initial fill FIFO settings alter both the data-path latency and the InterFrame Gap
(IFG) output on the RMII and SMII interfaces. The latency values are increased or
decreased depending on the number of bits the FIFO size is increased or decreased. The
IFG may decrease up to twice the size of the initial fill FIFO setting. When the following
three conditions are met, the IPG on the RMII and SMII interfaces may become
nonexistent between packets, effectively concatenating the packets into one long
corrupted packet:
The frequency difference between the link partner and the local LXT9785/LXT9785E
device exceed 200 ppm (the IEEE standard requirement).
Jumbo packets (8192 byte packets or longer) are used.
Packets on the wire occur with minimum Inter-Packet Gap (IPG) of 96 bit times.
The concatenation of the packets is flagged by the MAC as a CRC error and possibly an
oversized packet depending upon the length indication capabilities of the MAC. The
possibility of packet concatenation can be minimized on the RMII interface by setting the
initial fill FIFO Register bits 18.15:14 to 01. The FIFO setting bits should be set to 10 for
the SMII interfaces.
Figure 12
Interrupt Logic
Force Interrupt
Interrupt Enable
Event X Enable Reg
Event X Status Reg
Interrupt Pin
...
AND
OR
AND
...
Per port
Per Event
Port
Combine
Logic
Int errupt (Event) Status Regist er is cleared on read.
X = Any Int errupt capabi lity
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PDF描述 |
|---|---|
| WBLXT9785HC.C2V | DATACOM, INTERFACE CIRCUIT, PQFP208 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| WBLXT9785HE.D0-865114 | 制造商:Cortina Systems Inc 功能描述:PHY 8-CH 10Mbps/100Mbps 208-Pin PQFP |
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