参数资料
| 型号： | XA3S250E-4PQG208Q |
| 厂商： | Xilinx Inc |
| 文件页数： | 16/37页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 208-PQFP |
| 标准包装： | 24 |
| 系列： | Spartan®-3E XA |
| LAB/CLB数： | 612 |
| 逻辑元件/单元数： | 5508 |
| RAM 位总计： | 221184 |
| 输入/输出数： | 158 |
| 门数： | 250000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
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DS635 (v2.0) September 9, 2009
Product Specification
23
R
Block RAM Timing
Clock Frequency
FMULT
Internal operating frequency for a two-stage 18x18 multiplier using the
AREG and BREG input registers and the PREG output register(1)
0240
MHz
Notes:
1.
Combinatorial delay is less and pipelined performance is higher when multiplying input data with less than 18 bits.
2.
The PREG register is typically used in both single-stage and two-stage pipelined multiplier implementations.
3.
Input registers AREG or BREG are typically used when inferring a two-stage multiplier.
Table 24: 18 x 18 Embedded Multiplier Timing (Continued)
Symbol
Description
-4 Speed Grade
Units
Min
Max
Table 25: Block RAM Timing
Symbol
Description
-4 Speed Grade
Units
Min
Max
Clock-to-Output Times
TBCKO
When reading from block RAM, the delay from the active transition
at the CLK input to data appearing at the DOUT output
-2.82
ns
Setup Times
TBACK
Setup time for the ADDR inputs before the active transition at the
CLK input of the block RAM
0.38
-ns
TBDCK
Setup time for data at the DIN inputs before the active transition at
the CLK input of the block RAM
0.23
-ns
TBECK
Setup time for the EN input before the active transition at the CLK
input of the block RAM
0.77
-ns
TBWCK
Setup time for the WE input before the active transition at the CLK
input of the block RAM
1.26
-ns
Hold Times
TBCKA
Hold time on the ADDR inputs after the active transition at the CLK
input
0.14
-ns
TBCKD
Hold time on the DIN inputs after the active transition at the CLK
input
0.13
-ns
TBCKE
Hold time on the EN input after the active transition at the CLK input
0
-ns
TBCKW
Hold time on the WE input after the active transition at the CLK input
0
-ns
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