参数资料
| 型号： | XA3SD3400A-4CSG484I |
| 厂商： | Xilinx Inc |
| 文件页数： | 52/58页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3ADSP FPGA 3400K 484CSBG |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 84 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB数： | 5968 |
| 逻辑元件/单元数： | 53712 |
| RAM 位总计： | 2322432 |
| 输入/输出数： | 309 |
| 门数： | 3400000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 484-FBGA，CSPBGA |
| 供应商设备封装： | 484-CSPBGA |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
56
Table 56: Configuration Timing Requirements for Attached Parallel NOR Flash)
Symbol
Description
Requirement
Units
TCE
(tELQV)
Parallel NOR Flash PROM chip-select time
ns
TOE
(tGLQV)
Parallel NOR Flash PROM output-enable time
ns
TACC
(tAVQV)
Parallel NOR Flash PROM read access time
ns
TBYTE
(tFLQV, tFHQV)
For x8/x16 PROMs only: BYTE# to output valid time(3)
ns
Notes:
1.
These requirements are for successful FPGA configuration in BPI mode, where the FPGA generates the CCLK signal. The
post-configuration timing can be different to support the specific needs of the application loaded into the FPGA.
2.
Subtract additional printed circuit board routing delay as required by the application.
3.
The initial BYTE# timing can be extended using an external, appropriately sized pull-down resistor on the FPGA’s LDC2 pin. The resistor
value also depends on whether the FPGA’s PUDC_B pin is High or Low.
T
CE
T
INITADDR
T
OE
T
INITADDR
T
ACC
50%T
CCLKn min
T
CCO
T
DCC
PCB
–
T
BYTE
T
INITADDR
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参数描述 |
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