参数资料
型号: XC2C32A-6QFG32C
厂商: Xilinx Inc
文件页数: 15/16页
文件大小: 0K
描述: IC CRII CPLD 32MCRCELL 32QFN
标准包装: 490
系列: CoolRunner II
可编程类型: 系统内可编程
最大延迟时间 tpd(1): 5.5ns
电压电源 - 内部: 1.7 V ~ 1.9 V
逻辑元件/逻辑块数目: 2
宏单元数: 32
门数: 750
输入/输出数: 21
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 32-VFQFN 裸露焊盘
供应商设备封装: 32-QFN 裸露焊盘(5x5)
包装: 托盘
产品目录页面: 600 (CN2011-ZH PDF)
其它名称: 122-1412
CoolRunner-II CPLD Family
8
DS090 (v3.1) September 11, 2008
Product Specification
R
nally generated DataGATE control logic can be assigned to
this I/O pin with the BUFG=DATA_GATE attribute.
Global Signals
Global signals, clocks (GCK), sets/resets (GSR), and output
enables (GTS), are designed to strongly resemble each
other. This approach enables design software to make the
best utilization of their capabilities. Each global capability is
supplemented by a corresponding product term version.
Figure 7 shows the common structure of the global signal
trees. The pin input is buffered, then drives multiple internal
global signal traces to deliver low skew and reduce loading
delays. GCK, GSR, and GTS can also be used as general
purpose I/Os if they are not needed as global signals. The
DataGATE assertion rail is also a global signal.
Figure 6: DataGATE Architecture (output drivers not shown)
PLA
MC1
MC2
MC16
DS090_06_111201
PLA
DataGATE Assertion Rail
PLA
AIM
MC1
MC2
MC16
MC1
MC2
MC16
MC1
MC2
MC16
To AIM
Latch
To AIM
Latch
To AIM
Latch
To AIM
Latch
Figure 7: Global Clocks (GCK), Sets/Resets (GSR), and
Output Enables (GTS)
DS090_07_101001
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PDF描述
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参数描述
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