参数资料
| 型号： | XC3030L-8VQ64C |
| 厂商： | Xilinx Inc |
| 文件页数： | 55/76页 |
| 文件大小： | 0K |
| 描述： | IC FPGA C-TEMP 3.3V 64-VQFP |
| 产品变化通告： | XC3000(L) Discontinuation 01/Feb/2003 |
| 标准包装： | 64 |
| 系列： | XC3000A/L |
| LAB/CLB数： | 100 |
| RAM 位总计： | 22176 |
| 输入/输出数： | 54 |
| 门数： | 2000 |
| 电源电压： | 3 V ~ 3.6 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 64-TQFP |
| 供应商设备封装： | 64-VQFP（10x10） |
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R
November 9, 1998 (Version 3.1)
7-61
XC3000 Series Field Programmable Gate Arrays
7
XC3100L CLB Switching Characteristics Guidelines
Testing of the switching parameters is modeled after testing methods specified by MIL-M-38510/605. All devices are 100%
functionally tested. Since many internal timing parameters cannot be measured directly, they are derived from benchmark
timing patterns. The following guidelines reflect worst-case values over the recommended operating conditions. For more
detailed, more precise, and more up-to-date timing information, use the values provided by the timing calculator and used
in the simulator.
Notes:
1. The CLB K to Q delay (TCKO, #8) of any CLB, plus the shortest possible interconnect delay, is always longer than the Data
In hold time requirement (TCKDI, #5) of any CLB on the same die.
2. TILO, TQLO and TICK are specified for 4-input functions. For 5-input functions or base FGM functions, each of these
specifications for the XC3100L family increase by 0.35 ns (-3) and 0.29 ns (-2).
Speed Grade
-3
-2
Description
Symbol
Min
Max
Min
Max
Units
Combinatorial Delay
Logic Variables A, B, C, D, E, to outputs X or Y
1
TILO
2.7
2.2
ns
Sequential delay
Clock k to outputs X or Y
Clock k to outputs X or Y when Q is returned
through function generators F or G to drive X or Y
8TCKO
TQLO
2.1
4.3
1.7
3.5
ns
Set-up time before clock K
Logic Variables
A, B, C, D, E
Data In
DI
Enable Clock
EC
Reset Direct Inactive
RD
2
4
6
TICK
TDICK
TECCK
2.1
1.4
2.7
1.0
1.8
1.3
2.5
1.0
ns
Hold Time after clock K
Logic Variables
A, B, C, D, E
Data In
DI
Enable Clock
EC
3
5
7
TCKI
TCKDI
TCKEC
0
0.9
0.7
0
0.9
0.7
ns
Clock
Clock High time
Clock Low time
Max. flip-flop toggle rate
11
12
TCH
TCL
FCLK
1.6
270
1.3
325
ns
MHz
Reset Direct (RD)
RD width
delay from RD to outputs X or Y
13
9
TRPW
TRIO
2.7
3.1
2.3
2.7
ns
Global Reset (RESET Pad)
RESET width (Low)
(XC3142L)
delay from RESET pad to outputs X or Y
TMRW
TMRQ
12.0
ns
Advance
Product Obsolete or Under Obsolescence
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