参数资料
| 型号： | XC3S1000-4FG676I |
| 厂商： | Xilinx Inc |
| 文件页数： | 18/272页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN 3 676FBGA |
| 标准包装： | 40 |
| 系列： | Spartan®-3 |
| LAB/CLB数： | 1920 |
| 逻辑元件/单元数： | 17280 |
| RAM 位总计： | 442368 |
| 输入/输出数： | 391 |
| 门数： | 1000000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 676-BGA |
| 供应商设备封装： | 676-FBGA（27x27） |
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Spartan-3 FPGA Family: Pinout Descriptions
DS099 (v3.1) June 27, 2013
Product Specification
114
Table 72: Dual-Purpose Configuration Pins for Parallel (SelectMAP) Configuration Modes
Pin Name
Direction
Description
D0,
D1,
D2,
D3
Input during
configuration
Output during
readback
Configuration Data Port (high nibble):
Collectively, the D0-D7 pins are the byte-wide configuration data port for the Parallel (SelectMAP)
configuration modes. Configuration data is synchronized to the rising edge of CCLK clock signal.
The D0-D3 pins are the high nibble of the configuration data byte and located in Bank 4 and powered by
VCCO_4.
The BitGen option Persist permits this pin to retain its configuration function in the User mode.
D4,
D5,
D6,
D7
Input during
configuration
Output during
readback
Configuration Data Port (low nibble):
The D4-D7 pins are the low nibble of the configuration data byte. However, these signals are located in
Bank 5 and powered by VCCO_5.
The BitGen option Persist permits this pin to retain its configuration function in the User mode.
CS_B
Input
Chip Select for Parallel Mode Configuration:
Assert this pin Low, together with RDWR_B to write a configuration data byte from the D0-D7 bus to the
FPGA on a rising CCLK edge.
During Readback, assert this pin Low, along with RDWR_B High, to read a configuration data byte from
the FPGA to the D0-D7 bus on a rising CCLK edge.
This signal is located in Bank 5 and powered by VCCO_5.
The BitGen option Persist permits this pin to retain its configuration function in the User mode.
RDWR_B
Input
Read/Write Control for Parallel Mode Configuration:
In Master and Slave Parallel modes, assert this pin Low together with CS_B to write a configuration data
byte from the D0-D7 bus to the FPGA on a rising CCLK edge. Once asserted during configuration,
RDWR_B must remain asserted until configuration is complete.
During Readback, assert this pin High with CS_B Low to read a configuration data byte from the FPGA
to the D0-D7 bus on a rising CCLK edge.
This signal is located in Bank 5 and powered by VCCO_5.
The BitGen option Persist permits this pin to retain its configuration function in the User mode.
CS_B
Function
0
FPGA selected. SelectMAP inputs are valid on the next rising edge of CCLK.
1
FPGA deselected. All SelectMAP inputs are ignored.
RDWR_B
Function
0
If CS_B is Low, then load (write) configuration data to the FPGA.
1
This option is valid only if the Persist bitstream option is set to Yes. If CS_B is
Low, then read configuration data from the FPGA.
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PDF描述 |
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参数描述 |
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