参数资料
型号: XC3S250E-4CPG132I
厂商: Xilinx Inc
文件页数: 88/227页
文件大小: 0K
描述: IC FPGA SPARTAN-3E 250K 132CSBGA
标准包装: 360
系列: Spartan®-3E
LAB/CLB数: 612
逻辑元件/单元数: 5508
RAM 位总计: 221184
输入/输出数: 92
门数: 250000
电源电压: 1.14 V ~ 1.26 V
安装类型: 表面贴装
工作温度: -40°C ~ 100°C
封装/外壳: 132-TFBGA,CSPBGA
供应商设备封装: 132-CSPBGA(8x8)
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Spartan-3E FPGA Family: Pinout Descriptions
DS312 (v4.1) July 19, 2013
Product Specification
178
User I/Os by Bank
Table 138 and Table 139 indicate how the 108 available
user-I/O pins are distributed between the four I/O banks on
the TQ144 package.
Footprint Migration Differences
Table 140 summarizes any footprint and functionality
differences between the XC3S100E and the XC3S250E
FPGAs that may affect easy migration between devices.
There are four such pins. All other pins not listed in
Table 140 unconditionally migrate between Spartan-3E
devices available in the TQ144 package.
The arrows indicate the direction for easy migration. For
example, a left-facing arrow indicates that the pin on the
XC3S250E unconditionally migrates to the pin on the
XC3S100E. It may be possible to migrate the opposite
direction depending on the I/O configuration. For example,
an I/O pin (Type = I/O) can migrate to an input-only pin
(Type = INPUT) if the I/O pin is configured as an input.
Table 138: User I/Os Per Bank for the XC3S100E in the TQ144 Package
Package
Edge
I/O Bank
Maximum I/O
All Possible I/O Pins by Type
I/O
INPUT
DUAL
VREF(1)
Top
0
26
9
6
1
2
8
Right
1
28
0
5
21
2
Bottom
2
26
0
4
20
2
Left
3
28
13
4
0
3
8
TOTAL
108
22
19
42
9
16
Notes:
1.
Some VREF and CLK pins are on INPUT pins.
2.
The eight global clock pins in this bank have optional functionality during configuration and are counted in the DUAL column.
Table 139: User I/Os Per Bank for the XC3S250E in TQ144 Package
Package
Edge
I/O Bank
Maximum I/O
All Possible I/O Pins by Type
I/O
INPUT
DUAL
Top
0
26
9
6
1
2
8
Right
1
28
0
5
21
2
Bottom
2
26
0
4
20
2
Left
3
28
11
6
0
3
8
TOTAL
108
20
21
42
9
16
Notes:
1.
Some VREF and CLK pins are on INPUT pins.
2.
The eight global clock pins in this bank have optional functionality during configuration and are counted in the DUAL column.
Table 140: TQ144 Footprint Migration Differences
TQ144 Pin
Bank
XC3S100E Type
Migration
XC3S250E Type
P10
3
I/O
INPUT
P29
3
I/O
INPUT
P31
3
VREF(INPUT)
VREF(I/O)
P66
2
VREF(INPUT)
VREF(I/O)
DIFFERENCES
4
Legend:
This pin can unconditionally migrate from the device on the left to the device on the right. Migration in the other direction may
be possible depending on how the pin is configured for the device on the right.
This pin can unconditionally migrate from the device on the right to the device on the left. Migration in the other direction may
be possible depending on how the pin is configured for the device on the left.
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PDF描述
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