参数资料
| 型号： | XC4008E-4PG191I |
| 厂商： | Xilinx Inc |
| 文件页数： | 44/68页 |
| 文件大小： | 0K |
| 描述： | IC FPGA I-TEMP 5V 4SPD 191-CPGA |
| 产品变化通告： | XC4000(E,L) Discontinuation 01/April/2002 |
| 标准包装： | 12 |
| 系列： | XC4000E/X |
| LAB/CLB数： | 324 |
| 逻辑元件/单元数： | 770 |
| RAM 位总计： | 10368 |
| 输入/输出数： | 144 |
| 门数： | 8000 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 191-BCBGA |
| 供应商设备封装： | 191-CPGA（47.25x47.25） |
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R
May 14, 1999 (Version 1.6)
6-53
XC4000E and XC4000X Series Field Programmable Gate Arrays
6
XC4000E/X
UCLK_SYNC
XC4000E/X
UCLK_NOSYNC
XC4000E/X
CCLK_SYNC
XC4000E/X
CCLK_NOSYNC
XC3000
XC2000
CCLK
GSR Active
UCLK Period
DONE IN
Di
Di+1
Di+2
Di
Di+1
Di+2
U2
U3
U4
U2
U3
U4
U2
U3
U4
C1
Synchronization
Uncertainty
Di
Di+1
Di
Di+1
DONE
I/O
GSR Active
DONE
I/O
GSR Active
DONE
C1
C2
C1
U2
C3
C4
C2
C3
C4
C2
C3
C4
I/O
GSR Active
DONE
I/O
DONE
Global Reset
I/O
DONE
Global Reset
I/O
F = Finished, no more
configuration clocks needed
Daisy-chain lead device
must have latest F
Heavy lines describe
default timing
CCLK Period
Length Count Match
F
X9024
C1, C2 or C3
Figure 47: Start-up Timing
Product Obsolete or Under Obsolescence
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PDF描述 |
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参数描述 |
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