参数资料
| 型号： | XC4VLX100-10FFG1148C |
| 厂商： | Xilinx Inc |
| 文件页数： | 22/58页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-4 100K 1148-FBGA |
| 标准包装： | 1 |
| 系列： | Virtex®-4 LX |
| LAB/CLB数： | 12288 |
| 逻辑元件/单元数： | 110592 |
| RAM 位总计： | 4423680 |
| 输入/输出数： | 768 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 1148-BBGA，FCBGA |
| 供应商设备封装： | 1148-FCPBGA（35x35） |
| 其它名称： | 122-1486 |
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Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
29
Input Delay Switching Characteristics
Table 35: Input Delay Switching Characteristics
Symbol
Description
Speed Grade
Units
-12
-11
-10
IDELAYCTRL
TIDELAYCTRLCO_RDY
Reset to Ready for IDELAYCTRL
(Maximum)
3.00
s
FIDELAYCTRL_REF
REFCLK frequency
200
MHz
IDELAYCTRL_REF_PRECISION(2)
REFCLK precision
±10
MHz
TIDELAYCTRL_RPW
Minimum Reset pulse width
50.0
ns
IDELAY
TIDELAYRESOLUTION
IDELAY Chain Delay Resolution
75
ps
TIDELAYTOTAL_ERR
Cumulative delay at a given tap(3)
[(tap
1) x 75 +34]
± 0.07[(tap 1) x 75 +34]
ps
TIDELAYPAT_JIT
Pattern dependent period jitter in delay
chain for clock pattern
00
0
Note (4)
Pattern dependent period jitter in delay
chain for random data pattern (PRBS 23)
10 ± 2
Note (4)
FMAX
C clock maximum frequency
300
250
MHz
Notes:
1.
Refer to Xilinx Application Note XAPP707 for details on IDELAY timing characteristics.
2.
See the “REFCLK - Reference Clock” section (specific to IDELAYCTRL) in the Virtex-4 FPGA User Guide: Chapter 7, SelectIO Logic Resources.
3.
This value accounts for tap 0, an anomaly in the tap chain with an average value of 34 ps.
4.
Units in ps peak-to-peak per tap.
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参数描述 |
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| XC4VLX100-10FFG1513I | 功能描述:IC FPGA VIRTEX-4LX 100K 1513FBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Virtex®-4 LX 产品变化通告:XC4000(E,L) Discontinuation 01/April/2002 标准包装:24 系列:XC4000E/X LAB/CLB数:100 逻辑元件/单元数:238 RAM 位总计:3200 输入/输出数:80 门数:3000 电源电压:4.5 V ~ 5.5 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:120-BCBGA 供应商设备封装:120-CPGA（34.55x34.55） |
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