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参数资料
| 型号： | XC68HC705X4DW |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 2.2 MHz, MICROCONTROLLER, PDSO28 |
| 封装： | SOIC-28 |
| 文件页数： | 150/168页 |
| 文件大小： | 656K |
| 代理商： | XC68HC705X4DW |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页当前第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页
Motorola CAN
MC68HC05X4
82
Motorola CAN
MOTOROLA
MCAN status
register (CSTAT)
This is a read only register; only the MCAN can change its contents.
BS — Bus status
This bit is set (off-bus) by the MCAN when the transmit error counter
reaches 256. The MCAN will then set RR and will remain off-bus until
the CPU clears RR again. At this point the MCAN will wait for 128
successive occurrences of a sequence of 11 recessive bits before
clearing BS and resetting the read and write error counters. While
off-bus the MCAN does not take part in bus activities.
1 = Off-bus – The MCAN is not participating in bus activities.
0 = On-bus – The MCAN is operating normally.
ES — Error status
1 = Error – Either the read or the write error counter has reached
the CPU warning limit of 96.
0 = Neither of the error counters has reached 96.
TS — Transmit status
1 = Transmit – The MCAN has started to transmit a message.
0 = Idle – If the receive status bit is also clear then the MCAN is
idle; otherwise it is in receive mode.
RS — Receive status
1 = Receive – The MCAN entered receive mode from idle, or by
losing arbitration during transmission.
0 = Idle – If the transmit status bit is also clear then the MCAN is
idle; otherwise it is in transmit mode.
NOTE:
RS will not be set during a bus failure with a permanent dominant bus
level.
Address:
$0022
Bit 7
654321
Bit 0
BS
ES
TS
RS
TCS
TBA
DO
RBS
External Reset:
00001100
Reset: with RR bit set
uu001100
Figure 6. MCAN Status Register (CSTAT)
14-mcan
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PDF描述 |
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