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参数资料
| 型号： | ZPSD403A1V-C-20UI |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 64K X 16 OTPROM, 40 I/O, PIA-GENERAL PURPOSE, PQFP80 |
| 封装： | PLASTIC, TQFP-80 |
| 文件页数： | 102/128页 |
| 文件大小： | 433K |
| 代理商： | ZPSD403A1V-C-20UI |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页当前第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
PSD4XX Family
71
PSD4XX Family
The PSD4XX
Architecture
(cont.)
Port Configuration
Pin Status
I/O Port
Unchanged
ZPLD Output
Depend on Inputs to the ZPLD
Address Out
Undefined
Data Port
Tri-stated
Peripheral I/O
Tri-stated
Table 20. I/O Pin Status During Power Down And Sleep Mode
t Input Clock
The PSD4XX provides the option to turn off the clock inputs to save AC power
consumption. The clock input (CLKIN) is used as a source for driving the following
modules:
t ZPLD Array Clock Input
t ZPLD MacroCell Clock Flip Flop
t APD Counter Clock
During power down or if any of the modules are not being used the clock to these
modules should be disabled. To reduce AC power consumption, it is especially
important to disable the clock input to the ZPLD array if it is not used as part of a logic
equation.
The ZPLD Array Clock can be disabled by setting PMMR0 bit 5 (ZPLD ACLK).
The ZPLD MacroCell Clock Input can be disabled by setting PMMR0 bit 6
(ZPLD RCLK). The Timer Clock can be disabled by setting PMMR0 bit 7
(TMR CLK). The APD Counter Clock will be disabled automatically if Power Down or
Sleep Mode is entered through the APD unit. The input buffer of the CLKIN input will be
disabled if bits 5 – 7 PMMR0 are set and the APD has overflowed.
PLD
Access
Propagation
Recovery
Time
Recovery
Delay
Time To
Normal
Operation
Access
Power Down
Normal t PD
0
No Access
t LVDV
(Note 1)
Sleep
t LVDV2
t LVDV3
No Access
t LVDV1
(Note 2)
(Note 3)
Summary of PSD4XX Timing and Standby Current During Power Down
and Sleep Modes
NOTES: 1. Power Down does not affect the operation of the ZPLD. The ZPLD operation in this mode is based
only on the ZPLD_Turbo Bit.
2. In Sleep Mode any input to the ZPLD will have a propagation delay of tLVDV2.
3. PLD recovery time to normal operation after exiting Sleep Mode. An input to the ZPLD during the
transition will have a propagation delay time of tLVDV3.
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