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参数资料
| 型号： | 5M1270ZT144A5N |
| 厂商： | Altera |
| 文件页数： | 21/30页 |
| 文件大小： | 0K |
| 描述： | IC MAX V CPLD 1270 LE 144-TQFP |
| 产品培训模块： | Max V Overview |
| 特色产品： | MAX? V CPLDs |
| 标准包装： | 60 |
| 系列： | MAX® V |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 6.2ns |
| 电压电源 - 内部： | 1.71 V ~ 1.89 V |
| 逻辑元件/逻辑块数目： | 1270 |
| 宏单元数： | 980 |
| 输入/输出数： | 114 |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-TQFP（20x20） |
| 包装： | 托盘 |
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Chapter 3: DC and Switching Characteristics for MAX V Devices
Timing Model and Specifications
3–21
C4
C5, I5
Symbol
Parameter
Condition
Unit
Min
Max
Min
Max
t PD1
t PD2
t SU
t H
t CO
t CH
t CL
t CNT
f CNT
Worst case pin-to-pin delay through one LUT
Best case pin-to-pin delay through one LUT
Global clock setup time
Global clock hold time
Global clock to output delay
Global clock high time
Global clock low time
Minimum global clock period for 16-bit
counter
Maximum global clock frequency for 16-bit
counter
10 pF
10 pF
—
—
10 pF
—
—
—
—
—
—
2.2
0
2.0
253
253
5.4
—
9.5
5.7
—
—
6.7
—
—
—
184.1
—
—
4.4
0
2.0
339
339
8.4
—
17.7
8.5
—
—
8.7
—
—
—
118.3
ns
ns
ns
ns
ns
ps
ps
ns
MHz
(1) The maximum frequency is limited by the I/O standard on the clock input pin. The 16-bit counter critical delay performs faster than this global
clock input pin maximum frequency.
Table 3–29. Global Clock External I/O Timing Parameters for the 5M1270Z Device (Note 1) , (2)
C4
C5, I5
Symbol
Parameter
Condition
Unit
Min
Max
Min
Max
t PD1
t PD2
t SU
t H
t CO
t CH
t CL
t CNT
f CNT
Worst case pin-to-pin delay through one LUT
Best case pin-to-pin delay through one LUT
Global clock setup time
Global clock hold time
Global clock to output delay
Global clock high time
Global clock low time
Minimum global clock period for 16-bit
counter
Maximum global clock frequency for 16-bit
counter
10 pF
10 pF
—
—
10 pF
—
—
—
—
—
—
1.5
0
2.0
216
216
4.0
—
8.1
4.8
—
—
5.9
—
—
—
247.5
—
—
1.9
0
2.0
266
266
5.0
—
10.0
5.9
—
—
7.3
—
—
—
201.1
ns
ns
ns
ns
ns
ps
ps
ns
MHz
(1) The maximum frequency is limited by the I/O standard on the clock input pin. The 16-bit counter critical delay performs faster than this global
clock input pin maximum frequency.
(2) Not applicable to the F324 package of the 5M1270Z device.
May 2011
Altera Corporation
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PDF描述 |
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参数描述 |
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| 5M1270ZT144C4N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX V 980 Macro 114 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| 5M1270ZT144C5N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX V 980 Macro 114 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| 5M1270ZT144I5 | 功能描述:IC CPLD 980MC 6.2NS 144TQFP 制造商:altera 系列:MAX? V 包装:托盘 零件状态:有效 可编程类型:系统内可编程 延迟时间 tpd（1）最大值:6.2ns 电源电压 - 内部:1.71 V ~ 1.89 V 逻辑元件/块数:1270 宏单元数:980 栅极数:- I/O 数:114 工作温度:-40°C ~ 100°C（TJ） 安装类型:表面贴装 封装/外壳:144-LQFP 供应商器件封装:144-TQFP（20x20） 标准包装:60 |
| 5M1270ZT144I5N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX V 980 Macro 114 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| 5M1270ZT64A4N | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:MAX V Device Handbook |
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