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参数资料
| 型号： | A14100A-STDCQG256B |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1377 CLBS, 30000 GATES, 85 MHz, CQFP256 |
| 封装： | CERAMIC, QFP-256 |
| 文件页数： | 17/54页 |
| 文件大小： | 343K |
| 代理商： | A14100A-STDCQG256B |
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RadTolerant FPGAs
1- 20
v3.1
Table 1-13 RT1280A, A1280A Input Module
Worst-Case Military Conditions, VCC = 4.5 V, TJ = 125°C
–1 Speed
Std Speed
Parameter
Description
Min.
Max.
Min.
Max.
Units
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
4.0
4.7
ns
tINYL
Pad-to-Y LOW
3.6
4.3
ns
tINGH
G-to-Y HIGH
6.9
8.1
ns
tINGL
G-to-Y LOW
6.6
7.7
ns
Input Module Predicted Routing Delays1
tIRD1
FO=1 Routing Delay
6.2
7.3
ns
tIRD2
FO=2 Routing Delay
7.2
8.4
ns
tIRD3
FO=3 Routing Delay
7.7
9.1
ns
tIRD4
FO=4 Routing Delay
8.9
10.5
ns
tIRD8
FO=8 Routing Delay
12.9
15.2
ns
Global Clock Network
tCKH
Input LOW to HIGH
FO = 32
FO = 384
13.3
17.9
15.7
21.1
ns
tCKL
Input HIGH to LOW
FO = 32
FO = 384
13.3
18.2
15.7
21.4
ns
tPWH
Minimum Pulse Width HIGH
FO = 32
FO = 384
6.9
7.9
8.1
9.3
ns
tPWL
Minimum Pulse Width LOW
FO = 32
FO = 384
6.9
7.9
8.1
9.3
ns
tCKSW
Maximum Skew
FO = 32
FO = 384
0.6
3.1
0.6
3.1
ns
tSUEXT
Input Latch External Setup
FO = 32
FO = 384
0.0
ns
tHEXT
Input Latch External Hold
FO = 32
FO = 384
8.6
13.8
8.6
13.8
ns
tP
Minimum Period
FO = 32
FO = 384
13.7
16.0
16.2
18.9
ns
fMAX
Maximum Frequency
FO = 32
FO = 384
73
63
62
53
MHz
Note:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route
timing is based on actual routing delay measurements performed on the device prior to shipment. Optimization techniques may
further reduce delays by 0 to 4ns.
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PDF描述 |
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