参数资料
| 型号： | A3PE3000L-FGG896 |
| 厂商： | Microsemi SoC |
| 文件页数： | 38/242页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1KB FLASH 3M 896-FBGA |
| 标准包装： | 27 |
| 系列： | ProASIC3EL |
| RAM 位总计： | 516096 |
| 输入/输出数： | 620 |
| 门数： | 3000000 |
| 电源电压： | 1.14V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 896-BGA |
| 供应商设备封装： | 896-FBGA（31x31） |
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ProASIC3L DC and Switching Characteristics
2-116
Revision 13
Timing Characteristics
1.5 V DC Core Voltage
Figure 2-32 Input DDR Timing Diagram
tDDRICLR2Q2
tDDRIREMCLR
tDDRIRECCLR
tDDRICLR2Q1
12
3
4
5
6
7
8
9
CLK
Data
CLR
Out_QR
Out_QF
tDDRICLKQ1
2
4
6
3
5
7
tDDRIHD
tDDRISUD
tDDRICLKQ2
Table 2-195 Input DDR Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–1
Std.
Units
tDDRICLKQ1
Clock-to-Out Out_QR for Input DDR
0.28
0.33
ns
tDDRICLKQ2
Clock-to-Out Out_QF for Input DDR
0.40
0.47
ns
tDDRISUD1
Data Setup for Input DDR (fall)
0.29
0.34
ns
tDDRISUD2
Data Setup for Input DDR (rise)
0.25
0.29
ns
tDDRIHD1
Data Hold for Input DDR (fall)
0.00
ns
tDDRIHD2
Data Hold for Input DDR (rise)
0.00
ns
tDDRICLR2Q1
Asynchronous Clear-to-Out Out_QR for Input DDR
0.47
0.55
ns
tDDRICLR2Q2
Asynchronous Clear-to-Out Out_QF for Input DDR
0.58
0.68
ns
tDDRIREMCLR
Asynchronous Clear Removal Time for Input DDR
0.00
ns
tDDRIRECCLR
Asynchronous Clear Recovery Time for Input DDR
0.23
0.27
ns
tDDRIWCLR
Asynchronous Clear Minimum Pulse Width for Input DDR
0.18
0.22
ns
tDDRICKMPWH
Clock Minimum Pulse Width High for Input DDR
0.31
0.36
ns
tDDRICKMPWL
Clock Minimum Pulse Width Low for Input DDR
0.28
0.32
ns
FDDRIMAX
Maximum Frequency for Input DDR
250.00 250.00
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-7 for derating values.
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