参数资料
| 型号： | A3PE3000L-FGG896 |
| 厂商： | Microsemi SoC |
| 文件页数： | 151/242页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1KB FLASH 3M 896-FBGA |
| 标准包装： | 27 |
| 系列： | ProASIC3EL |
| RAM 位总计： | 516096 |
| 输入/输出数： | 620 |
| 门数： | 3000000 |
| 电源电压： | 1.14V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 896-BGA |
| 供应商设备封装： | 896-FBGA（31x31） |
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Datasheet Information
5-2
Revision 13
Revision 11
continued
Figure 2-12 AC Loading in the "3.3 V PCI, 3.3 V PCI-X" section was updated to match
In Table 2-180 Minimum and Maximum DC Input and Output Levels, VIL and VIH were
revised so that the maximum is 3.6 V for all listed values of VCCI (SAR 37690).
The following sentence was removed from the "VMVx I/O Supply Voltage (quiet)"
section in the "Pin Descriptions and Packaging" chapter: "Within the package, the VMV
plane is decoupled from the simultaneous switching noise originating from the output
buffer VCCI domain" and replaced with “Within the package, the VMV plane biases the
input stage of the I/Os in the I/O banks” (SAR 38316). The datasheet mentions that
"VMV pins must be connected to the corresponding VCCI pins" for an ESD
enhancement.
Pin K15 of the "FG484" pin table for A3P600L was corrected from VvB1 to VCCIB1
(SAR 38788).
Revision 10
(May 2012)
revised to clarify that although no existing security measures can give an absolute
guarantee, Microsemi FPGAs implement the best security available in the industry
(SAR 34670).
I,
The Y security option and Licensed DPA Logo were added to the "ProASIC3L Ordering
Information" section. The trademarked Licensed DPA Logo identifies that a product is
covered by a DPA counter-measures license from Cryptography Research (SAR
34728).
The "ProASIC3L Device Status" table was updated to show that all ProASIC3L devices
have changed in status from Advance to Production (SAR 38198).
The opening sentence of the "General Description" section was revised for clarity to
"The ProASIC3L family of Microsemi flash FPGAs dramatically reduces dynamic power
consumption by 40% and static power by 50% compared to the equivalent ProASIC3
device" (SAR 22661).
The following sentence was removed from the "Advanced Architecture" section:
"In addition, extensive on-chip programming circuitry allows for rapid, single-voltage
(3.3 V) programming of ProASIC3L devices via an IEEE 1532 JTAG interface" (SAR
34690).
The "Specifying I/O States During Programming" section is new (SAR 34700).
section was revised to add definitions of hot-swap and cold-sparing (SAR 37732).
In Table 2-2 Recommended Operating Conditions 1, VPUMP programming voltage for
operation was changed from "0 to 3.45 V" to "0 to 3.6 V" (SAR 32257).
Values for 1.5 V were added to Table 2-8 Quiescent Supply Current (IDD)
Current (IDD) Characteristics, No Flash*Freeze Mode1 (SAR 30578).
The reference to guidelines for global spines and VersaTile rows, given in the "Global
Clock Contribution—PCLOCK" section, was corrected to t
he "Spine Architecture"
section of the Global Resources chapter in the ProASIC3L FPGA Fabric User's
Guide (SAR 34737).
(example) (SAR 37110).
Revision
Changes
Page
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PDF描述 |
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