参数资料
| 型号： | A3PN250-Z2VQG100 |
| 厂商： | Microsemi SoC |
| 文件页数： | 80/114页 |
| 文件大小： | 0K |
| 描述： | IC FPGA NANO 250K GATES 100-VQFP |
| 标准包装： | 90 |
| 系列： | ProASIC3 nano |
| RAM 位总计： | 36864 |
| 输入/输出数： | 68 |
| 门数： | 250000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-VQFP（14x14） |
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ProASIC3 nano DC and Switching Characteristics
2-54
Revision 11
Global Tree Timing Characteristics
Global clock delays include the central rib delay, the spine delay, and the row delay. Delays do not
include I/O input buffer clock delays, as these are I/O standard–dependent, and the clock may be driven
and conditioned internally by the CCC module. For more details on clock conditioning capabilities, refer
to the "Clock Conditioning Circuits" section on page 2-57. Table 2-67 to Table 2-72 on page 2-56 present
minimum and maximum global clock delays within each device. Minimum and maximum delays are
measured with minimum and maximum loading.
Timing Characteristics
Table 2-67 A3PN010 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter Description
–2
–1
Std.
Units
Min. 1 Max. 2 Min. 1 Max. 2 Min. 1 Max. 2
tRCKL
Input LOW Delay for Global Clock
0.60
0.79
0.69
0.90
0.81
1.06
ns
tRCKH
Input HIGH Delay for Global Clock
0.62
0.84
0.70
0.96
0.82
1.12
ns
tRCKMPWH Minimum Pulse Width HIGH for Global Clock
0.75
0.85
1.00
ns
tRCKMPWL Minimum Pulse Width LOW for Global Clock
0.85
0.96
1.13
ns
tRCKSW
Maximum Skew for Global Clock
0.22
0.26
0.30
ns
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element,
located in a lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully
loaded row (all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage-supply levels, refer to Table 2-6 on page 2-5 for derating values.
Table 2-68 A3PN015 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter Description
–2
–1
Std.
Units
Min. 1 Max. 2 Min. 1 Max. 2 Min. 1 Max. 2
tRCKL
Input LOW Delay for Global Clock
0.66
0.91
0.75
1.04
0.89
1.22
ns
tRCKH
Input HIGH Delay for Global Clock
0.67
0.96
0.77
1.10
0.90
1.29
ns
tRCKMPWH Minimum Pulse Width HIGH for Global Clock
0.75
0.85
1.00
ns
tRCKMPWL
Minimum Pulse Width LOW for Global Clock
0.85
0.96
1.13
ns
tRCKSW
Maximum Skew for Global Clock
0.29
0.33
0.39
ns
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element,
located in a lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully
loaded row (all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage-supply levels, refer to Table 2-6 on page 2-5 for derating values.
相关PDF资料 |
PDF描述 |
|---|---|
| A3PN250-Z2VQ100 | IC FPGA NANO 250K GATES 100-VQFP |
| RCB75DHBN | CONN EDGECARD 150PS R/A .050 DIP |
| EX64-TQG100 | IC FPGA ANTIFUSE 3K 100-TQFP |
| EX64-TQ100 | IC FPGA ANTIFUSE 3K 100-TQFP |
| RCB75DHBD | CONN EDGECARD 150PS R/A .050 DIP |
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参数描述 |
|---|---|
| A3PN250-Z2VQG100I | 功能描述:IC FPGA NANO 250K GATES 100-VQFP RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ProASIC3 nano 标准包装:152 系列:IGLOO PLUS LAB/CLB数:- 逻辑元件/单元数:792 RAM 位总计:- 输入/输出数:120 门数:30000 电源电压:1.14 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 85°C 封装/外壳:289-TFBGA，CSBGA 供应商设备封装:289-CSP（14x14） |
| A3PN250-ZVQ100 | 功能描述:IC FPGA NANO 250K GATES 100-VQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ProASIC3 nano 标准包装:152 系列:IGLOO PLUS LAB/CLB数:- 逻辑元件/单元数:792 RAM 位总计:- 输入/输出数:120 门数:30000 电源电压:1.14 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 85°C 封装/外壳:289-TFBGA，CSBGA 供应商设备封装:289-CSP（14x14） |
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