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参数资料
| 型号： | A42MX36-CQ208A |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 54000 GATES, CQFP208 |
| 封装： | CERAMIC, QFP-208 |
| 文件页数： | 32/76页 |
| 文件大小： | 429K |
| 代理商： | A42MX36-CQ208A |
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MX Automotive Family FPGAs
1- 3 2
v2 .0
Table 1-8 A42MX16 Timing Characteristics (Nominal 5.0V Operation)
Worst-Case Automotive Conditions, VCC = 4.75V, TJ = 125°C
‘Std’ Speed
Parameter
Description
Min.
Max.
Units
Logic Module Propagation Delays1
tPD1
Single Module
2.4
ns
tCO
Sequential Clock-to-Q
2.5
ns
tGO
Latch G-to-Q
2.4
ns
tRS
Flip-Flop (Latch) Reset-to-Q
2.7
ns
Logic Module Predicted Routing Delays2
tRD1
FO=1 Routing Delay
1.4
ns
tRD2
FO=2 Routing Delay
1.8
ns
tRD3
FO=3 Routing Delay
2.2
ns
tRD4
FO=4 Routing Delay
2.7
ns
tRD8
FO=8 Routing Delay
4.5
ns
Logic Module Sequential Timing3,4
tSUD
Flip-Flop (Latch) Data Input Set-Up
0.6
ns
tHD
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Set-Up
1.2
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active Pulse Width
5.9
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse Width
7.8
ns
tA
Flip-Flop Clock Input Period
11.8
ns
tINH
Input Buffer Latch Hold
0.0
ns
tINSU
Input Buffer Latch Set-Up
0.8
ns
tOUTH
Output Buffer Latch Hold
0.0
ns
tOUTSU
Output Buffer Latch Set-Up
0.8
ns
fMAX
Flip-Flop (Latch) Clock Frequency
1839.8
MHz
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
1.9
ns
tINYL
Pad-to-Y LOW
1.5
ns
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is
appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相关PDF资料 |
PDF描述 |
|---|---|
| A42MX36-CQ256A | FPGA, 54000 GATES, CQFP256 |
| A42MX36-1RQ208I | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
| A42MX36-1RQ208 | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
| A42MX36-1RQG208I | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
| A42MX36-1RQG208 | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| A42MX36-CQ256M | 制造商:Microsemi Corporation 功能描述:FPGA 54K GATES 1184 CELLS 79MHZ/131MHZ 0.45UM 3.3V/5V 256CQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 202 I/O 256CQFP |
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