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参数资料
| 型号： | A42MX36-CQ208A |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 54000 GATES, CQFP208 |
| 封装： | CERAMIC, QFP-208 |
| 文件页数： | 41/76页 |
| 文件大小： | 429K |
| 代理商： | A42MX36-CQ208A |
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MX Automotive Family FPGAs
1- 4 0
v2 .0
tIRD8
FO=8 Routing Delay
7.5
ns
Global Clock Network
tCKH
Input LOW to HIGH
FO=32
FO=635
4.7
5.2
ns
tCKL
Input HIGH to LOW
FO=32
FO=635
6.6
8.5
ns
tPWH
Minimum Pulse Width HIGH
FO=32
FO=635
3.1
3.4
ns
tPWL
Minimum Pulse Width LOW
FO=32
FO=635
3.1
3.4
ns
tCKSW
Maximum Skew
FO=32
FO=635
1.2
ns
tSUEXT
Input Latch External Set-Up
FO=32
FO=635
0.0
ns
tHEXT
Input Latch External Hold
FO=32
FO=635
4.9
5.8
ns
tP
Minimum Period (1/fMAX)FO=32
FO=635
8.9
9.8
ns
fHMAX
Maximum Datapath Frequency
FO=32
FO=635
154
142
MHz
TTL Output Module Timing1
tDLH
Data-to-Pad HIGH
4.5
ns
tDHL
Data-to-Pad LOW
5.2
ns
tENZH
Enable Pad Z to HIGH
4.6
ns
tENZL
Enable Pad Z to LOW
5.1
ns
tENHZ
Enable Pad HIGH to Z
9.2
ns
tENLZ
Enable Pad LOW to Z
8.6
ns
tGLH
G-to-Pad HIGH
5.2
ns
tGHL
G-to-Pad LOW
5.2
ns
tLSU
I/O Latch Output Set-Up
0.8
ns
tLH
I/O Latch Output Hold
0.0
ns
Table 1-10 A42MX36 Timing Characteristics (Nominal 5.0V Operation)
Worst-Case Automotive Conditions, VCC = 4.75V, TJ = 125°C (Continued)
‘Std’ Speed
Parameter
Description
Min.
Max.
Units
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相关PDF资料 |
PDF描述 |
|---|---|
| A42MX36-CQ256A | FPGA, 54000 GATES, CQFP256 |
| A42MX36-1RQ208I | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
| A42MX36-1RQ208 | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
| A42MX36-1RQG208I | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
| A42MX36-1RQG208 | FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| A42MX36-CQ208B | 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:1 系列:ProASICPLUS LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:129024 输入/输出数:248 门数:600000 电源电压:2.3 V ~ 2.7 V 安装类型:表面贴装 工作温度:- 封装/外壳:352-BFCQFP，带拉杆 供应商设备封装:352-CQFP（75x75） |
| A42MX36-CQ208M | 制造商:Microsemi Corporation 功能描述:FPGA 54K GATES 1184 CELLS 79MHZ/131MHZ 0.45UM 3.3V/5V 208CQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 176 I/O 208CQFP 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP |
| A42MX36-CQ256 | 功能描述:IC FPGA MX SGL CHIP 54K 256-CQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:1 系列:ProASICPLUS LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:129024 输入/输出数:248 门数:600000 电源电压:2.3 V ~ 2.7 V 安装类型:表面贴装 工作温度:- 封装/外壳:352-BFCQFP，带拉杆 供应商设备封装:352-CQFP（75x75） |
| A42MX36-CQ256B | 功能描述:IC FPGA MX SGL CHIP 54K 256-CQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:1 系列:ProASICPLUS LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:129024 输入/输出数:248 门数:600000 电源电压:2.3 V ~ 2.7 V 安装类型:表面贴装 工作温度:- 封装/外壳:352-BFCQFP，带拉杆 供应商设备封装:352-CQFP（75x75） |
| A42MX36-CQ256M | 制造商:Microsemi Corporation 功能描述:FPGA 54K GATES 1184 CELLS 79MHZ/131MHZ 0.45UM 3.3V/5V 256CQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 202 I/O 256CQFP |
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