参数资料
| 型号： | AD7564BN |
| 厂商： | Analog Devices Inc |
| 文件页数： | 13/17页 |
| 文件大小： | 0K |
| 描述： | IC DAC 12BIT QUAD 5V LP 28-DIP |
| 产品培训模块： | Data Converter Fundamentals DAC Architectures |
| 标准包装： | 13 |
| 设置时间： | 500ns |
| 位数： | 12 |
| 数据接口： | 串行 |
| 转换器数目： | 4 |
| 电压电源： | 单电源 |
| 功率耗散（最大）： | 50µW |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 通孔 |
| 封装/外壳： | 28-DIP（0.600"，15.24mm） |
| 供应商设备封装： | 28-PDIP |
| 包装： | 管件 |
| 输出数目和类型： | 8 电流，单极；8 电流，双极 |
| 采样率（每秒）： | 1.8M |
–5–
REV.
3
AD7564
Timing Specifications1 (T
A = TMIN to TMAX unless otherwise noted)
Limit at
Parameter
VDD = +3 V to +3.6 V VDD = +4.75 V to +5.25 V
Units
Description
t1
180
100
ns min
CLKIN Cycle Time
t2
80
40
ns min
CLKIN High Time
t3
80
40
ns min
CLKIN Low Time
t4
50
30
ns min
FSIN
Setup Time
t5
50
30
ns min
Data Setup Time
t6
10
5
ns min
Data Hold Time
t7
125
90
ns min
FSIN
Hold Time
t8
2
100
70
ns max
SDOUT Valid After CLKIN Falling Edge
t9
80
40
ns min
LDAC
, CLR Pulse Width
NOTES
1Not production tested. Guaranteed by characterization at initial product release. All input signals are specified with tr = tf = 5 ns (10% to 90% of V
DD) and timed
from a voltage level of 1.6 V for a VDD of 5 V and from a voltage level 1.35 V for a VDD of 3.3 V.
2t
8 is measured with the load circuit of Figure 2 and defined as the time required for the output to cross 0.8 V or 2.4 V with a VDD of 5 V and 0.6 V or 2.1 V for a VDD
of 3.3 V.
DB15
DB0
t
2
t
3
t
4
t
5
t
7
t
8
t
9
DB0
t
6
t1
FSIN(I)
CLKIN(I)
SDIN(I)
SDOUT(O)
LDAC, CLR
Figure 1. Timing Diagram
1.6mA
+1.6V
200A
CL
50pF
TO OUTPUT
PIN
IOL
IOH
Figure 2. Load Circuit for Digital Output Timing Specifications
B
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PDF描述 |
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