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参数资料
| 型号： | IDT71T75602S133PFI8 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 4/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 18MBIT 133MHZ 100TQFP |
| 标准包装： | 1,000 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 同步 ZBT |
| 存储容量： | 18M（512K x 36） |
| 速度： | 133MHz |
| 接口： | 并联 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 带卷 (TR) |
| 其它名称： | 71T75602S133PFI8 |
IDT71T75602, IDT71T75802, 512K x 36, 1M x 18, 2.5V Synchronous ZBT? SRAMs with
2.5V I/O, Burst Counter, and Pipelined Outputs Commercial and Industrial Temperature Ranges
Recommended DC Operating
Conditions
Recommended Operating
Temperature and Supply Voltage
Symbol
V DD
V DDQ
V SS
Parameter
Core Supply Voltage
I/O Supply Voltage
Ground
Min.
2.375
2.375
0
Typ.
2.5
2.5
0
Max.
2.625
2.625
0
Unit
V
V
V
Grade
Commercial
Industrial
Ambient
Temperature (1)
0° C to +70° C
-40° C to +85° C
V SS
OV
OV
V DD
2.5V ± 5%
2.5V ± 5%
V DDQ
2.5V ± 5%
2.5V ± 5%
V IH
Input High Voltage - Inputs
1.7
____
V DD +0.3
V
NOTE:
5313 tbl 05
V IH
V IL
Input High Voltage - I/O
Input Low Voltage
1.7
-0.3 (1)
____
____
V DDQ +0.3
0.7
V
V
1. During production testing, the case temperature equals the ambient temperature.
NOTE:
5313 tbl 03
1. V IL (min.) = –0.8V for pulse width less than t CYC /2, once per cycle.
Pin Configuration — 512K x 36
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
I/O P3
I/O 16
I/O 17
V DDQ
V SS
I/O 18
I/O 19
I/O 20
I/O 21
V SS
V DDQ
I/O 22
I/O 23
V DD (1)
V DD
V DD (1)
V SS
I/O 24
I/O 25
V DDQ
V SS
I/O 26
I/O 27
I/O 28
I/O 29
V SS
V DDQ
I/O 30
I/O 31
I/O P4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
I/O P2
I/O 15
I/O 14
V DDQ
V SS
I/O 13
I/O 12
I/O 11
I/O 10
V SS
V DDQ
I/O 9
I/O 8
V SS
V DD (1)
V DD
ZZ
I/O 7
I/O 6
V DDQ
V SS
I/O 5
I/O 4
I/O 3
I/O 2
V SS
V DDQ
I/O 1
I/O 0
I/O P1
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
5313 drw 02
NOTES:
Top View
100 TQFP
1. Pins 14, 16, and 66 do not have to be connected directly to V DD as long as the input voltage is ≥ V IH .
2. Pins 38, 39 and 43 will be pulled internally to V DD if not actively driven. To disable the TAP controller without interfering with
normal operation, several settings are possible. Pins 38, 39 and 43 could be tied to V DD or V SS and pin 42 should be left
unconnected. Or all JTAG inputs (TMS, TDI and TCK) pins 38, 39 and 43 could be left unconnected “NC” and the JTAG
circuit will remain disabled from power up.
3. Pin 43 is reserved for the 36M address. JTAG is not offered in the 100-pin TQFP package for the 36M ZBT device.
6.42
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