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参数资料
| 型号： | AD8109ASTZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 32/33页 |
| 文件大小： | 0K |
| 描述： | IC VIDEO CROSSPOINT SWIT 80LQFP |
| 标准包装： | 1 |
| 功能： | 视频交叉点开关 |
| 电路： | 1 x 8:8 |
| 电压电源： | 双电源 |
| 电压 - 电源，单路/双路(±)： | ±4.5 V ~ 5.5 V |
| 电流 - 电源： | 33mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 80-LQFP |
| 供应商设备封装： | 80-LQFP（12x12） |
| 包装： | 托盘 |
| 产品目录页面： | 801 (CN2011-ZH PDF) |
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AD8108/AD8109
Rev. B | Page 7 of 32
Table 6. Operation Truth Table
CE
UPDATE
CLK
DATA IN
DATA OUT
RESET
SER/
PAR
Operation/Comment
1
X
No change in logic.
0
1
f
Datai
Datai-32
1
0
The data on the serial DATA IN line is loaded into serial register. The
first bit clocked into the serial register appears at DATA OUT 32 clocks
later.
0
1
f
D0 … D3,
A0 … A2
NA in parallel
mode
1
The data on the parallel data lines, D0 to D3, are loaded into the
32-bit serial shift register location addressed by A0 to A2.
0
X
X…
X
1
X
Data in the 32-bit shift register transfers into the parallel latches that
control the switch array. Latches are transparent.
X
0
X
Asynchronous operation. All outputs are disabled. Remainder of logic
is unchanged.
D
CLK
Q
S
D1
Q
D0
3
TO
8
DE
CODE
R
A0
A1
A2
CLK
CE
RESET
D
LE
OUT0
EN
Q
CLR
8
64
DATA IN
(SERIAL)
(OUTPUT ENABLE)
SER/PAR
OUT0 EN
DATA
OUT
PARALLEL DATA
DQ
CLK
S
D1
Q
D0
DQ
CLK
S
D1
Q
D0
DQ
CLK
S
D1
Q
D0
DQ
CLK
S
D1
Q
D0
D1
D2
D3
DQ
CLK
S
D1
Q
D0
DQ
CLK
S
D1
Q
D0
DQ
CLK
S
D1
Q
D0
DQ
CLK
S
D1
Q
D0
D Q
CLK
S
D1
Q
D0
OUT1 EN
OUT2 EN
OUT3 EN
OUT4 EN
OUT5 EN
OUT6 EN
OUT7 EN
D
LE
OUT0
B2
Q
D
LE
OUT0
B1
Q
D
LE
OUT0
B0
Q
D
LE
OUT1
B0
Q
D
LE
OUT6
EN
Q
CLR
D
LE
OUT7
B0
Q
D
LE
OUT7
B1
Q
D
LE
OUT7
B2
Q
D
LE
OUT7
EN
Q
CLR
DECODE
OUTPUT ENABLE
SWITCH MATRIX
01068-011
Figure 4. Logic Diagram
相关PDF资料 |
PDF描述 |
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参数描述 |
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