参数资料
| 型号： | AD9512BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 37/48页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK DIST 5OUT PLL 48LFCSP |
| 标准包装： | 1 |
| 类型： | 扇出缓冲器（分配），除法器 |
| PLL： | 无 |
| 输入： | 时钟 |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:5 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 1.2GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 48-LFCSP-VQ（7x7） |
| 包装： | 托盘 |
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AD9512
Rev. A | Page 42 of 48
Reg.
Addr.
(Hex)
Bit(s)
Name
Description
<7>
Bypass Divider
Bypass and Power-Down Divider Logic; Route Clock Directly to Output (Default = 0b).
4B
OUT0
(4D)
(OUT1)
(4F)
(OUT2)
(51)
(OUT3)
(53)
(OUT4)
54 (55)
(56) (57)
<7:0>
Not Used.
FUNCTION
58
<0>
SYNC Detect Enable
1 = Enable SYNC Detect (Default = 0b).
58
<1>
SYNC Select
1 = Raise Flag if Slow Clocks Are Out-of-Sync by 0.5 to 1 High Speed Clock Cycles.
0 (Default) = Raise Flag if Slow Clocks Are Out-of-Sync by 1 to 1.5 High Speed Clock Cycles.
58
<2>
Soft SYNC
Soft SYNC bit works the same as the FUNCTION pin when in SYNCB mode, except that this bit’s
polarity is reversed. That is, a high level forces selected outputs into a known state, and a high >
low transition triggers a sync (Default = 0b).
58
<3>
Dist Ref Power-Down
1 = Power-Down the References for the Distribution Section (Default = 0b).
58
<4>
SYNC Power-Down
1 = Power-Down the SYNC (Default = 0b).
<6>
<5>
Function
0
RESETB (Default)
0
1
SYNCB
1
0
Test Only; Do Not Use
58
<6:5>
FUNCTION Pin Select
1
PDB
58
<7>
Not Used.
59
<7:0>
Not Used.
5A
<0>
Update Registers
1 written to this bit updates all registers and transfers all serial control port register buffer
contents to the control registers on the next rising SCLK edge. This is a self-clearing bit. 0 does
not have to be written to clear it.
5A
<7:1>
Not Used.
END
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