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参数资料
| 型号： | AD9520-1/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 6/80页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9520-1 |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) AD9520 Eval Brd Schematic AD9520 BOM |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9520-1 |
| 主要属性： | 12 LVPECL/24 CMOS 输出时钟发生器，带 2.5 GHz VCO |
| 次要属性： | SPI 和 I2C 兼容控制端口 |
| 已供物品： | 板，线缆，CD，电源 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 相关产品： | AD9520-1BCPZ-REEL7-ND - IC CLOCK GEN 2.5GHZ VCO 64LFCSP AD9520-1BCPZ-ND - IC CLOCK GEN 2.5GHZ VCO 64LFCSP |
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AD9520-1
Data Sheet
Rev. A | Page 14 of 80
SERIAL CONTROL PORT—IC MODE
Table 14.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDA, SCL (WHEN INPUTTING DATA)
Input Logic 1 Voltage
0.7 × VS
V
Input Logic 0 Voltage
0.3 × VS
V
Input Current with an Input Voltage Between
0.1 × VS and 0.9 × VS
10
+10
A
Hysteresis of Schmitt Trigger Inputs
0.015 × VS
V
Pulse Width of Spikes That Must Be Suppressed by
the Input Filter, tSPIKE
50
ns
SDA (WHEN OUTPUTTING DATA)
Output Logic 0 Voltage at 3 mA Sink Current
0.4
V
Output Fall Time from VIHMIN to VILMAX with a Bus
Capacitance from 10 pF to 400 pF
20 + 0.1 Cb
250
ns
Cb = capacitance of one bus line in pF
TIMING
Note that all I2C timing values are
referred to VIHMIN (0.3 × VS) and
VILMAX levels (0.7 × VS)
Clock Rate (SCL, fI2C)
400
kHz
Bus Free Time Between a Stop and Start Condition, tIDLE
1.3
s
Setup Time for a Repeated Start Condition, tSET; STR
0.6
s
Hold Time (Repeated) Start Condition, tHLD; STR
0.6
s
After this period, the first clock pulse
is generated
Setup Time for Stop Condition, tSET; STP
0.6
s
Low Period of the SCL Clock, tLOW
1.3
s
High Period of the SCL Clock, tHIGH
0.6
s
SCL, SDA Rise Time, tRISE
20 + 0.1 Cb
300
ns
SCL, SDA Fall Time, tFALL
20 + 0.1 Cb
300
ns
Data Setup Time, tSET; DAT
120
ns
This is a minor deviation from the
original IC specification of 100 ns
minimum
Data Hold Time, tHLD; DAT
140
880
ns
This is a minor deviation from the
original IC specification of 0 ns
minimum1
Capacitive Load for Each Bus Line, Cb
400
pF
1
According to the original I2C specification, an I2C master must also provide a minimum hold time of 300 ns for the SDA signal to bridge the undefined region of the SCL
falling edge.
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