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参数资料
| 型号： | AD9523-1BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/60页 |
| 文件大小： | 0K |
| 描述： | IC INTEGER-N CLCK GEN 72LFCSP |
| 标准包装： | 400 |
| 类型： | 时钟/频率发生器，扇出缓冲器（分配），多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，光纤通道，SONET/SDH |
| 输入： | CMOS |
| 输出： | HSTL，LVCMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:14 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 1GHz |
| 电源电压： | 1.768 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 72-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 72-LFCSP |
| 包装： | 带卷 (TR) |
| 配用： | AD9523/PCBZ-ND - BOARD EVAL FOR AD9523 |
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AD9523-1
Rev. B | Page 11 of 60
SERIAL CONTROL PORT—IC MODE
VDD = VDD3_REF, unless otherwise noted.
Table 15.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDA, SCL (WHEN INPUTTING DATA)
Input Logic 1 Voltage
0.7 × VDD
V
Input Logic 0 Voltage
0.3 × VDD
V
Input Current with an Input Voltage Between
0.1 × VDD and 0.9 × VDD
10
+10
μA
Hysteresis of Schmitt Trigger Inputs
0.015 × VDD
V
Pulse Width of Spikes That Must Be
Suppressed by the Input Filter, tSPIKE
50
ns
SDA (WHEN OUTPUTTING DATA)
Output Logic 0 Voltage at 3 mA Sink Current
0.4
V
Output Fall Time from VIHMIN to VILMAX with
a Bus Capacitance from 10 pF to 400 pF
20 + 0.1 CB1
250
ns
TIMING
Note that all I2C timing values are referred to
VIHMIN (0.3 × VDD) and VILMAX levels (0.7 × VDD)
Clock Rate (SCL, fI2C)
400
kHz
Bus Free Time Between a Stop and Start
Condition, tIDLE
1.3
μs
Setup Time for a Repeated Start Condition,
tSET; STR
0.6
μs
Hold Time (Repeated) Start Condition, tHLD;STR
0.6
μs
After this period, the first clock pulse is
generated
Setup Time for a Stop Condition, tSET; STP
0.6
μs
Low Period of the SCL Clock, tLOW
1.3
μs
High Period of the SCL Clock, tHIGH
0.6
μs
SCL, SDA Rise Time, tRISE
20 + 0.1 CB1
300
ns
SCL, SDA Fall Time, tFALL
20 + 0.1 CB1
300
ns
Data Setup Time, tSET; DAT
100
ns
Data Hold Time, tHLD; DAT
100
880
ns
This is a minor deviation from the original IC
specification of 0 ns minimum2
Capacitive Load for Each Bus Line, CB1
400
pF
1 CB is the capacitance of one bus line in picofarads (pF).
2 According to the original I2C specification, an I2C master must also provide a minimum hold time of 300 ns for the SDA signal to bridge the undefined region of the SCL
falling edge.
相关PDF资料 |
PDF描述 |
|---|---|
| AD9523BCPZ | IC INTEGER-N CLCK GEN 72LFCSP |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| AD9523BCPZ | 功能描述:IC INTEGER-N CLCK GEN 72LFCSP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 专用 系列:- 标准包装:28 系列:- 类型:时钟/频率发生器 PLL:是 主要目的:Intel CPU 服务器 输入:时钟 输出:LVCMOS 电路数:1 比率 - 输入:输出:3:22 差分 - 输入:输出:无/是 频率 - 最大:400MHz 电源电压:3.135 V ~ 3.465 V 工作温度:0°C ~ 85°C 安装类型:表面贴装 封装/外壳:64-TFSOP （0.240"，6.10mm 宽） 供应商设备封装:64-TSSOP 包装:管件 |
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