参数资料
| 型号： | AD9549ABCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 5/76页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 64LFCSP |
| 产品变化通告： | AD9549A Mask Change 22/Oct/2010 |
| 标准包装： | 1 |
| 类型： | 时钟/频率发生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，HSTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 750MHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 托盘 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
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AD9549
Rev. D | Page 13 of 76
TYPICAL PERFORMANCE CHARACTERISTICS
Unless otherwise noted, AVDD, AVDD3, and DVDD are at nominal supply voltage; fS = 1 GHz, DAC RSET = 10 kΩ.
06744-
003
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 0.18ps
RMS JITTER (50kHz TO 80MHz): 0.24ps
Figure 3. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Bypassed), fREF = 19.44 MHz,
fOUT = 311.04 MHz, DPLL Loop BW = 1 kHz
06744-
004
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 0.36ps
RMS JITTER (50kHz TO 80MHz): 0.42ps
Figure 4. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Bypassed), fREF = 19.44 MHz, fOUT = 622.08 MHz,
DPLL Loop BW = 1 kHz, HSTL Output Doubler Enabled
06744-
005
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 1.01ps
RMS JITTER (50kHz TO 80MHz): 1.04ps
Figure 5. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Enabled Driven by R&S SMA100 Signal Generator at 50 MHz),
fREF = 19.44 MHz, fOUT = 311.04 MHz, DPLL Loop BW = 1 kHz
06744-
006
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 1.09ps
RMS JITTER (50kHz TO 80MHz): 1.14ps
Figure 6. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Enabled and Driven by R&S SMA100 Signal Generator at
50 MHz), fREF = 19.44 MHz, fOUT = 622.08 MHz, DPLL Loop BW = 1 kHz,
System Clock Doubler Enabled, HSTL Doubler Enabled
06744-
007
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 1.0ps
RMS JITTER (50kHz TO 80MHz): 1.2ps
Figure 7. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Enabled and Driven by R&S SMA100 at 50 MHz), fREF = 19.44 MHz,
fOUT = 155.52 MHz, SYSCLK Doubler Enabled, DPLL Loop BW =1 kHz
06744-
008
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 1.07ps
RMS JITTER (50kHz TO 80MHz): 1.16ps
Figure 8. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Enabled and Driven by R&S SMA100 Signal Generator at
50 MHz), fREF = 8 kHz, fOUT = 155.52 MHz, DPLL Loop BW = 10 Hz
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