- 您现在的位置：买卖IC网 > PDF目录9093 > AD9572ACPZPEC-R7 (Analog Devices Inc)IC PLL CLOCK GEN 25MHZ 40LFCSP PDF资料下载
参数资料
| 型号： | AD9572ACPZPEC-R7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 15/20页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLOCK GEN 25MHZ 40LFCSP |
| 标准包装： | 750 |
| 类型： | 时钟发生器，扇出配送，多路复用器 |
| PLL： | 是 |
| 输入： | 晶体 |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:7 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 156.25MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 2.97 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-WFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 40-LFCSP-WQ（6x6） |
| 包装： | 带卷 (TR) |
AD9572
Rev. B | Page 4 of 20
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
PLL Noise (125 MHz LVPECL Output)
At 1 kHz
122
dBc/Hz
33.33 MHz output disabled
At 10 kHz
127
dBc/Hz
33.33 MHz output disabled
At 100 kHz
128
dBc/Hz
33.33 MHz output disabled
At 1 MHz
148
dBc/Hz
33.33 MHz output disabled
At 10 MHz
152
dBc/Hz
33.33 MHz output disabled
At 30 MHz
153
dBc/Hz
33.33 MHz output disabled
PLL Noise (100 MHz LVPECL Output)
At 1 kHz
122
dBc/Hz
33.33 MHz output disabled
At 10 kHz
128
dBc/Hz
33.33 MHz output disabled
At 100 kHz
130
dBc/Hz
33.33 MHz output disabled
At 1 MHz
148
dBc/Hz
33.33 MHz output disabled
At 10 MHz
150
dBc/Hz
33.33 MHz output disabled
At 30 MHz
151
dBc/Hz
33.33 MHz output disabled
PLL Noise (33.33 MHz CMOS Output)
At 1 kHz
130
dBc/Hz
At 10 kHz
138
dBc/Hz
At 100 kHz
139
dBc/Hz
At 1 MHz
152
dBc/Hz
At 5 MHz
152
dBc/Hz
Phase Noise (25 MHz CMOS Output)
At 1 kHz
133
dBc/Hz
At 10 kHz
142
dBc/Hz
At 100 kHz
148
dBc/Hz
At 1 MHz
148
dBc/Hz
At 5 MHz
148
dBc/Hz
Spurious Content1
70
dBc
Dominant amplitude, all outputs active
PLL Figure of Merit
217.5
dBc/Hz
1 When the 33.33 MHz, 100 MHz, and 125 MHz clocks are enabled simultaneously, a worst-case 50 dBc spurious content might be presented on Pin 21 and Pin 22 only.
LVDS CLOCK OUTPUT JITTER
Typical (typ) is given for VS = 3.3 V, TA = 25°C, unless otherwise noted.
Table 2.
Jitter Integration
Bandwidth (Typ)
100 MHz
106.25 MHz
125 MHz 33M
156.25 MHz
Unit
Test Conditions/Comments
12 kHz to 20 MHz
0.51
0.44
0.42/0.88
0.42
ps
rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 2 × 106.25 MHz
1.875 MHz to
20 MHz
0.19
ps
rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 2 × 106.25 MHz
637 kHz to 10 MHz
0.22
ps
rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 2 × 106.25 MHz
200 kHz to 10 MHz
0.32
0.25/0.78
ps
rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 2 × 106.25 MHz
12 kHz to 35 MHz
0.50 (off only)
ps
rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 2 × 125 MHz, 2 ×
106.25 MHz
1 The typical 125 MHz rms jitter data is collected from the differential pair, Pin 21 and Pin 22, unless otherwise noted.
相关PDF资料 |
PDF描述 |
|---|---|
| X9410WS24IT1 | IC XDCP DUAL 64-TAP 10K 24-SOIC |
| VI-252-MW-S | CONVERTER MOD DC/DC 15V 100W |
| MS27496E9B98S | CONN RCPT 3POS BOX MNT W/SCKT |
| X9410WS24I-2.7T1 | IC XDCP DUAL 64-TAP 10K 24-SOIC |
| M83723/73R2461N | CONN RCPT 61POS JAM NUT W/SCKT |
相关代理商/技术参数 |
参数描述 |
|---|---|
| AD9572ACPZPEC-RL | 功能描述:IC PLL CLOCK GEN 25MHZ 40LFCSP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 时钟发生器，PLL，频率合成器 系列:- 标准包装:1,000 系列:Precision Edge® 类型:时钟/频率合成器 PLL:无 输入:CML，PECL 输出:CML 电路数:1 比率 - 输入:输出:2:1 差分 - 输入:输出:是/是 频率 - 最大:10.7GHz 除法器/乘法器:无/无 电源电压:2.375 V ~ 3.6 V 工作温度:-40°C ~ 85°C 安装类型:表面贴装 封装/外壳:16-VFQFN 裸露焊盘，16-MLF? 供应商设备封装:16-MLF?（3x3） 包装:带卷 (TR) 其它名称:SY58052UMGTRSY58052UMGTR-ND |
| AD9572-EVALZ-LVD | 制造商:AD 制造商全称:Analog Devices 功能描述:Fiber Channel/Ethernet Clock Generator IC, PLL Core, Dividers, 7 Clock Outputs |
| AD9572-EVALZ-PEC | 制造商:AD 制造商全称:Analog Devices 功能描述:Fiber Channel/Ethernet Clock Generator IC, PLL Core, Dividers, 7 Clock Outputs |
| AD9572XCPZLVD | 制造商:Analog Devices 功能描述: |
| AD9572XCPZPEC | 制造商:Analog Devices 功能描述: |
发布紧急采购，3分钟左右您将得到回复。