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参数资料
| 型号： | AD9572ACPZPEC-R7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/20页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLOCK GEN 25MHZ 40LFCSP |
| 标准包装： | 750 |
| 类型： | 时钟发生器，扇出配送，多路复用器 |
| PLL： | 是 |
| 输入： | 晶体 |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:7 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 156.25MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 2.97 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-WFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 40-LFCSP-WQ（6x6） |
| 包装： | 带卷 (TR) |
AD9572
Rev. B | Page 11 of 20
Pin No.
Mnemonic
Description
33
VS
Power Supply Connection for the 106.25 MHz LVDS Output Buffer and Output Dividers.
35
VS
Power Supply Connection for the FC VCO.
37
FORCE_LOW
Forces the 33.33 MHz output into a low state.
38
N/A
Short to Pin 36.
39
VS
Power Supply Connection for the FC PLL.
40
VS
Power Supply Connection for Miscellaneous Logic.
1 The exposed paddle on this package is an electrical connection as well as a thermal enhancement. For the device to function properly, the paddle must be attached to
ground (GND).
07
49
8-
0
24
50
50
CD
VS
CD
VS
CD
VS
CD
VS
RT = 100
0.22F
CD = 100nF||10nF
CD
VS
CD
VS
CD
RT = 100
50
50
RT = 100
50
50
CD
VS
CD
VS
25MHz
CX = 22pF
50
TO CMOS
INPUT
CD
VS
CD
VS
CD
VS
CD
VS
RT = 100
50
RT = 100
50
TO CMOS
INPUT
AD9572
106M
100M/125M
VS
33M
FREQSEL
106M
106
M
VS
GN
D
GND
NC
VS
25M
VS
XO
REFCLK
REFSEL
GND
BY
P
AS
S
1
T
EST
F
O
RCE
_L
O
W
VS
TE
S
T
TE
S
T
VS
156M
100M
/1
25M
B
Y
P
A
SS2
106
M
100M/125M
100M
/125M
156M
0.22F
Figure 7. Typical Application Schematic, LVDS Format Outputs, 1 × 25 MHz, 1 × 156.25 MHz, 2 × 125 MHz, and 2 × 106.25 MHz
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