参数资料
型号: AD9609-20EBZ
厂商: Analog Devices Inc
文件页数: 30/32页
文件大小: 0K
描述: BOARD EVALUATION AD9609 20MSPS
设计资源: AD9649/29/09 Schematics
AD9649/29/09 Gerber Files
标准包装: 1
ADC 的数量: 1
位数: 10
采样率(每秒): 20M
数据接口: 串行,SPI?
输入范围: 2 Vpp
在以下条件下的电源(标准): 46.3mW @ 20MSPS
工作温度: -40°C ~ 85°C
已用 IC / 零件: AD9609
已供物品:
AD9609
Rev. 0 | Page 7 of 32
SWITCHING SPECIFICATIONS
AVDD = 1.8 V; DRVDD = 1.8 V, maximum sample rate, 2 V p-p differential input, 1.0 V internal reference; AIN = 1.0 dBFS, 50% duty
cycle clock, DCS disabled, unless otherwise noted.
Table 4.
Parameter
Temp
AD9609-20/AD9609-40
AD9609-65
AD9609-80
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
CLOCK INPUT PARAMETERS
Input Clock Rate
Full
625
MHz
Conversion Rate1
Full
3
20/40
3
65
3
80
MSPS
CLK Period—Divide-by-1 Mode (tCLK)
Full
50/25
15.38
12.5
ns
CLK Pulse Width High (tCH)
25.0/12.5
7.69
6.25
ns
Aperture Delay (tA)
Full
1.0
ns
Aperture Uncertainty (Jitter, tJ)
Full
0.1
ps rms
DATA OUTPUT PARAMETERS
Data Propagation Delay (tPD)
Full
3
ns
DCO Propagation Delay (tDCO)
Full
3
ns
DCO to Data Skew (tSKEW)
Full
0.1
ns
Pipeline Delay (Latency)
Full
8
Cycles
Wake-Up Time2
Full
350
μs
Standby
Full
600/400
300
260
ns
OUT-OF-RANGE RECOVERY TIME
Full
2
Cycles
1 Conversion rate is the clock rate after the CLK divider.
2 Wake-up time is dependent on the value of the decoupling capacitors.
tPD
tSKEW
tCH
tDCO
tCLK
N – 8
N – 1
N + 1
N + 2
N + 3
N + 5
N + 4
N
N – 7
N – 6
N – 5
N – 4
VIN
CLK+
CLK–
DATA
DCO
tA
08
54
1-
00
2
Figure 2. CMOS Output Data Timing
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PDF描述
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AD9609-65EBZ BOARD EVALUATION AD9609 65MSPS
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参数描述
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