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参数资料
| 型号： | ADAU1381BCPZ-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 58/84页 |
| 文件大小： | 0K |
| 描述： | IC AUDIO CODEC STEREO LN 32LFCSP |
| 标准包装： | 5,000 |
| 类型： | 立体声音频 |
| 数据接口： | 串行，SPI? |
| 分辨率（位）： | 24 b |
| ADC / DAC 数量： | 2 / 2 |
| 三角积分调变： | 无 |
| S/N 比，标准 ADC / DAC (db)： | 97 / 100 |
| 动态范围，标准 ADC / DAC (db)： | 96.5 / 100 |
| 电压 - 电源，模拟： | 1.8 V ~ 3.65 V |
| 电压 - 电源，数字： | 1.63 V ~ 3.65 V |
| 工作温度： | -25°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-VQ |
| 包装： | 带卷 (TR) |
| 配用： | EVAL-ADAU1381Z-ND - BOARD EVALUATION FOR ADAU1381 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页当前第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页
ADAU1381
Rev. B | Page 61 of 84
Register 16409 (0x4019), ADC Control
Bit 6, Invert Input Polarity
This bit enables an optional polarity inverter in the ADC path,
which is an amplifier with a gain of 1, representing a 180°
phase shift.
Bit 5, High-Pass Filter Select
This bit enables an optional high-pass filter in the ADC path,
with a cutoff frequency of 2 Hz when fS = 48 kHz. The cutoff
frequency scales linearly with fS.
Bit 4, Digital Microphone Data Polarity Swap
This bit inverts the polarity of valid data states for the digital
microphone data stream. A typical PDM microphone can drive
its data output pin either high or low, not both. This bit must be
configured accordingly to recognize a valid output state of the
microphone. The default is negative, meaning that a digital
logic low signal is recognized by the ADAU1381 as a pulse in
the PDM signal.
Bit 3, Digital Microphone Channel Swap
This bit allows the left and right channels of the digital microphone
input to swap. Standard mode is the left channel on the rising
edge and the right channel on the falling edge. Swapped mode is
the right channel on the rising edge and the left channel on the
falling edge.
Bit 2, Digital Microphone Input Select
This bit must be enabled in order to use the digital microphone
inputs. When this bit is asserted, the on-chip ADCs are off, BCLK
is the master at 128 × fS, and ADC_SDATA is expected to have
the left and right channels interleaved. This bit must be disabled
to use the ADCs.
Bits[1:0], ADC Enable
These bits must be configured to use the ADCs. ADC channels
can be enabled or disabled individually.
Table 44. ADC Control Register
Bits
Description
Default
7
Reserved
6
Invert input polarity
0
0: normal
1: inverted
5
High-pass filter select
0
0: disabled
1: enabled
4
Digital microphone data polarity swap
0
0: negative
1: positive
3
Digital microphone channel swap
0
0: standard mode
1: swapped mode
2
Digital microphone input select
0
0: digital microphone input off
1: select digital microphone input, ADCs off
[1:0]
ADC enable
00
00: both off
01: left on
10: right on
11: both on
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PDF描述 |
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参数描述 |
|---|---|
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