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参数资料
| 型号： | ADP1829-EVALZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 4/28页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION ADP1829 |
| 标准包装： | 1 |
| 主要目的： | DC/DC，步降 |
| 输出及类型： | 2，非隔离 |
| 输出电压： | 1.2V，1.8V |
| 电流 - 输出： | 15A，15A |
| 输入电压： | 5.5 ~ 18 V |
| 稳压器拓扑结构： | 降压 |
| 频率 - 开关： | 300kHz |
| 板类型： | 完全填充 |
| 已供物品： | 板 |
| 已用 IC / 零件： | ADP1829 |
| 相关产品： | ADP1829ACPZ-R7DKR-ND - IC REG CTRLR BUCK PWM VM 32LFCSP ADP1829ACPZ-R7CT-ND - IC REG CTRLR BUCK PWM VM 32LFCSP ADP1829ACPZ-R7TR-ND - IC REG CTRLR BUCK PWM VM 32LFCSP |
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ADP1829
Data Sheet
Parameter
Conditions
Min
Typ
Max
Unit
OSCILLATOR
Oscillator Frequency
SYNC Synchronization Range 2
SYNC = FREQ = GND (f SW = f OSC )
SYNC = GND, FREQ = VREG (f SW = f OSC )
FREQ = GND, SYNC = 600 kHz to 1.2 MHz (f SW = f SYNC /2)
FREQ = VREG, SYNC = 1.2 MHz to 2 MHz (f SW = f SYNC /2)
240
480
300
600
300
600
370
720
600
1000
kHz
kHz
kHz
kHz
SYNC Minimum Input Pulse Width
CURRENT SENSE
200
ns
CSL1, CSL2 Threshold Voltage
CSL1, CSL2 Output Current
Relative to PGND
CSL1, CSL2 = PGND
?30
44
0
50
+30
56
mV
μA
Current Sense Blanking Period
GATE DRIVERS
100
ns
DH1, DH2 Rise Time
DH1, DH2 Fall Time
DL1, DL2 Rise Time
DL1, DL2 Fall Time
DH to DL, DL to DH Dead Time
C DH = 3 nF, V BST ? V SW = 5 V
C DH = 3 nF, V BST ? V SW = 5 V
C DL = 3 nF
C DL = 3 nF
15
10
15
10
40
ns
ns
ns
ns
ns
LOGIC THRESHOLDS
SYNC, FREQ, LDOSD Input High Voltage
SYNC, FREQ, LDOSD Input Low Voltage
2.2
0.4
V
V
SYNC, FREQ Input Leakage Current
LDOSD Pull-Down Resistance
EN1, EN2 Input High Voltage
EN1, EN2 Input Low Voltage
SYNC, FREQ = 0 V to 5.5 V
IN = 3.0 V to 20 V
IN = 3.0 V to 20 V
2.0
100
1
0.8
μA
kΩ
V
V
EN1, EN2 Current Source
EN1, EN2 Input Impedance to 5 V Zener
EN1, EN2 = 0 V to 3.0 V
EN1, EN2 = 5.5 V to 20 V
?0.3
?0.6
100
?1.5
μA
kΩ
THERMAL SHUTDOWN
Thermal Shutdown Threshold 3
Thermal Shutdown Hysteresis 3
POWER GOOD
145
15
° C
° C
FB1, UV2 Overvoltage Threshold
FB1, UV2 Overvoltage Hysteresis
FB1, UV2 Undervoltage Threshold
FB1, UV2 Undervoltage Hysteresis
POK1, POK2 Propagation Delay
POK1, POK2 Off Leakage Current
V FB1, V UV2 rising
V FB1, V UV2 rising
V POK1, V POK2 = 5.5 V
750
50
550
50
8
1
mV
mV
mV
mV
μs
μA
POK1, POK2 Output Low Voltage
UV2 Input Bias Current
I POK1, I POK2 = 10 mA
150
10
500
100
mV
nA
1
2
3
Not recommended to use the LDO in dropout when V IN < 5.5 V because of the dropout voltage. Connect IN to VREG when V IN < 5.5 V.
SYNC input frequency is 2× single-channel switching frequency. The SYNC frequency is divided by 2 and the separate phases were used to clock the controllers.
Guaranteed by design and not subject to production test.
Rev. C | Page 4 of 28
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PDF描述 |
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