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参数资料
| 型号： | ADSP-21061KS-160 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 28/52页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 1MBIT 240MQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 同步串行端口（SSP） |
| 时钟速率： | 40MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 5.00V |
| 电压 - 核心： | 5.00V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 240-BFQFP 裸露焊盘 |
| 供应商设备封装： | 240-MQFP-EP（32x32） |
| 包装： | 托盘 |
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Rev. D | Page 34 of 52 | May 2013
Three-State Timing—Bus Master, Bus Slave, HBR, SBTS
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
and the SBTS pin. This timing is applicable to bus master transi-
tion cycles (BTC) and host transition cycles (HTC) as well as the
SBTS pin.
Table 19. Three-State Timing—Bus Master, Bus Slave
5 V and 3.3 V
Unit
Parameter
Min
Max
Timing Requirements
tSTSCK
SBTS Setup Before CLKIN
12 + DT/2
ns
tHTSCK
SBTS Hold Before CLKIN
6 + DT/2
ns
Switching Characteristics
tMIENA
Address/Select Enable After CLKIN
–1 – DT/8
ns
tMIENS
Strobes Enable After CLKIN1
–1.5 – DT/8
ns
tMIENHG
HBG Enable After CLKIN
–1.5 – DT/8
ns
tMITRA
Address/Select Disable After CLKIN
0 – DT/4
ns
tMITRS
Strobes Disable After CLKIN1
1.5 – DT/4
ns
tMITRHG
HBG Disable After CLKIN
2.0 – DT/4
ns
tDATEN
Data Enable After CLKIN2
9 + 5DT/16
ns
tDATTR
Data Disable After CLKIN2
0 – DT/8
7 – DT/8
ns
tACKEN
ACK Enable After CLKIN2
7.5 + DT/4
ns
tACKTR
ACK Disable After CLKIN2
–1 – DT/8
6 – DT/8
ns
tADCEN
ADRCLK Enable After CLKIN
–2 – DT/8
ns
tADCTR
ADRCLK Disable After CLKIN
8 – DT/4
ns
tMTRHBG
Memory Interface Disable Before HBG Low3
0 + DT/8
ns
tMENHBG
Memory Interface Enable After HBG High3
19 + DT
ns
1 Strobes = RD, WR, PAGE, DMAGx, MSx, BMS, SW.
2 In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
3 Memory Interface = Address, RD, WR, MSx, SW, PAGE, DMAGx, and BMS (in EPROM boot mode).
Figure 21. Three-State Timing (Bus Transition Cycle, SBTS Assertion)
CLKIN
SBTS
ACK
CLKOUT
DATA
MEMORY
INTERFACE
tMITRA, tMITRS, tMITRHG
tSTSCK
tHTSCK
tDATTR
tDATEN
tACKTR
tACKEN
tADCTR
tADCEN
tMIENA, tMIENS, tMIENHG
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