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参数资料
| 型号： | ADSP-21061KS-160 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 37/52页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 1MBIT 240MQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 同步串行端口（SSP） |
| 时钟速率： | 40MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 5.00V |
| 电压 - 核心： | 5.00V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 240-BFQFP 裸露焊盘 |
| 供应商设备封装： | 240-MQFP-EP（32x32） |
| 包装： | 托盘 |
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Rev. D | Page 42 of 52 | May 2013
JTAG Test Access Port and Emulation
For JTAG Test Access Port and Emulation, see Table 28 and
Table 28. JTAG Test Access Port and Emulation
Parameter
5 V and 3.3 V
Unit
Min
Max
Timing Requirements
tTCK
TCK Period
tCK
ns
tSTAP
TDI, TMS Setup Before TCK High
tCK
ns
tHTAP
TDI, TMS Hold After TCK High
6
ns
tSSYS
System Inputs Setup Before TCK Low1
7ns
tHSYS
System Inputs Hold After TCK Low1
18
ns
tTRSTW
TRST Pulse Width
4tCK
ns
Switching Characteristics
tDTDO
TDO Delay from TCK Low
13
ns
tDSYS
System Outputs Delay After TCK Low2
18.5
ns
1 System Inputs = DATA47–0, ADDR31–0, RD, WR, ACK, SBTS, HBR, HBG, CS, DMAR1, DMAR2, BR6–1, ID2–0, RPBA, IRQ2–0, FLAG3–0, CPA, DR0, DR1, TCLK0,
TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, EBOOT, LBOOT, BMS, CLKIN, RESET.
2 System Outputs = DATA47–0, ADDR31–0, MS3–0, RD, WR, SW, ACK, ADRCLK, CLKOUT, HBG, REDY, DMAG1, DMAG2, BR6–1, CPA, FLAG3–0, TIMEXP, DT0, DT1,
TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, BMS.
Figure 26. JTAG Test Access Port and Emulation
TCK
TMS
TDI
TDO
SYSTEM
INPUTS
SYSTEM
OUTPUTS
tSTAP
tTCK
tHTAP
tDTDO
tSSYS
tHSYS
tDSYS
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