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参数资料
| 型号： | ADSP-21061KS-160 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 45/52页 |
| 文件大小： | 0K |
| 描述： | IC DSP CONTROLLER 1MBIT 240MQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | 同步串行端口（SSP） |
| 时钟速率： | 40MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 5.00V |
| 电压 - 核心： | 5.00V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 240-BFQFP 裸露焊盘 |
| 供应商设备封装： | 240-MQFP-EP（32x32） |
| 包装： | 托盘 |
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Rev. D | Page 5 of 52 | May 2013
DMA transfers can occur between the ADSP-21061’s internal
memory and either external memory, external peripherals, or a
host processor. DMA transfers can also occur between the
ADSP-21061’s internal memory and its serial ports.
DMA transfers between external memory and external periph-
eral devices are another option. External bus packing to 16-,
32-, or 48-bit words is performed during DMA transfers.
Figure 3. Shared Memory Multiprocessing System
ADDR31–0
CPA
BMS
C
O
N
T
R
O
L
ADSP-21061 #1
5
CONTROL
ADSP-21061 #2
ADDR31–0
CONTROL
ADSP-21061 #3
5
ID2–0
RESET
RPBA
CLKIN
ID2–0
RESET
RPBA
ID2–0
RESET
RPBA
CLKIN
ADSP-21061 #6
ADSP-21061 #5
ADSP-21061 #4
CLOCK
RESET
ADDR
DATA
HOSTPROCESSOR
INTERFACE (OPTIONAL)
ACK
GLOBAL MEMORY
AND
PERIPHERAL (OPTIONAL)
OE
ADDR
DATA
CS
ADDR
DATA
BOOT EPROM (OPTIONAL)
RDx
MS3–0
SBTS
CS
ACK
ADDR31–0
CLKIN
3
001
PAGE
3
010
3
011
BR1
BR2–6
REDY
HBG
HBR
CS
WE
WRx
5
C
O
N
T
R
O
L
A
D
R
E
S
D
A
T
A
C
O
N
T
R
O
L
A
D
R
E
S
D
A
T
A
DATA47–0
BR1–2, BR4–6
BR3
DATA47–0
BR1, BR3–6
BR2
DATA47–0
BUS
PRIORITY
CPA
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