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参数资料
| 型号： | ADSP-21261SKBCZ150 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 11/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 150MHZ 136-CSPBGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 150MHz |
| 非易失内存： | ROM（384 kB） |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 136-LFBGA，CSPBGA |
| 供应商设备封装： | 136-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-21261
Rev. 0
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March 2006
Clock Input
Clock Signals
The ADSP-21261 can use an external clock or a crystal. See
CLKIN pin description. The programmer can configure the
ADSP-21261 to use its internal clock generator by connecting
the necessary components to CLKIN and XTAL. Figure 8 shows
the component connections used for a crystal operating in fun-
damental mode. Note that the 150 MHz clock rate is achieved
using a 9.375 MHz crystal and a PLL multiplier ratio 16:1
(CCLK:CLKIN).
Table 10. Clock Input
Parameter
Min
Max
Unit
Timing Requirements
tCK
CLKIN Period
20
1
160
2
ns
tCKL
CLKIN Width Low
7.5
1
80
2
ns
tCKH
CLKIN Width High
7.51
802
ns
tCKRF
CLKIN Rise/Fall (0.4 V–2.0 V)
3
ns
tCCLK
CCLK Period3
6.66
10
ns
1 Applies only for CLKCFG1
–0 = 00 and default values for PLL control bits in PMCTL.
2 Applies only for CLKCFG1
–0 = 01 and default values for PLL control bits in PMCTL.
3 Any changes to PLL control bits in the PMCTL register must meet core clock timing specification tCCLK.
Figure 7. Clock Input
Figure 8. 150 MHz Operation with a 9.375 MHz
Fundamental Mode Crystal
CLKIN
t
CK
t
CKH
t
CKL
CLKIN
XTAL
C1
C2
X1
NOTE: C1 AND C2 ARE SPECIFIC TO CRYSTAL SPECIFIED FOR X1.
CONTACT CRYSTAL MANUFACTURER FOR DETAILS. CRYSTAL
SELECTION MUST COMPLY WITH CLKCFG1–0 = 10 OR = 01.
1M
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PDF描述 |
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参数描述 |
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